Vivado HLS 程序优化（基础实例）
judy 在 周三, 11/28/2018 - 10:16 提交
前言（本文基于赛灵思官方HLS文档UG871中的7.1节）：
在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。
All node
在Zynq SoC上实现裸机（无操作系统）软件应用方案
judy 在 周三, 11/28/2018 - 09:44 提交
Zynq™-7000 All Programmable SoC在单个器件上实现了ARM处理功能与FPGA逻辑独特的组合，因此需要双重的配置过程，同时需要考虑处理器系统和可编程逻辑。工程师会发现，其配置顺序与传统的赛灵思FPGA稍有差别。尽管如此，方法仍是相似的，生成引导镜像和完成配置存储器编程的难度不大。
Video Codec – Xilinx EV系列Video Codec基本介绍
judy 在 周二, 11/27/2018 - 16:38 提交
作者：圆宵，来源：FPGA那点事儿
【视频】使用 QEMU 命令行运行 Bare-Metal 应用
judy 在 周二, 11/27/2018 - 14:37 提交
本视频介绍了 Quick Emulator，该工具在硬件不可用时能够运行面向 Zynq UltraScale+ MPSoC 器件的软件。
PYNQ系列学习(四)——pynq与zynq对比(三)
judy 在 周二, 11/27/2018 - 13:36 提交
上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 SDK 中编译软件实现软硬件联合开发。
本部分的学习，我们依旧借助得力的助手与伙伴——PYNQ_z2来完成。
一. 实验目的
1. 点亮开发板右下角三个灯
Falcon Computing 在赛灵思开发者论坛面向从事混合云工作的软件开发者推出 FPGA 加速解决方案
judy 在 周二, 11/27/2018 - 09:35 提交
异构加速计算领域领导者 Falcon Computing 公司在 2018 年赛灵思开发者论坛 (XDF) 上推出运行在功能强大的新型赛灵思加速器卡 Alveo U200 上的 Merlin 编译器和 Falcon加速基因组学流水线。
【白皮书下载】：用 Zynq UltraScale+ MPSoC 满足汽车 ESD 和 SEED 要求
judy 在 周二, 11/27/2018 - 09:13 提交
作者：James Karp、Michael J. Hart、Wai Kooi Wong、Krimo Semmoud、Desmond Yeo
逻辑电平之常见单端逻辑电平（2）
judy 在 周一, 11/26/2018 - 14:28 提交
作者：XCZ ，来源：硬件助手微信公众号
本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。
1、TTL电平
【视频】Xilinx 在 XDF 2018 （硅谷场）上演示了在原有 100G 铜箔上驱动 58G PAM4 的 Virtex UltraScale+ GTM 收发器
judy 在 周一, 11/26/2018 - 11:27 提交
Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。
关于Xilinx FPGA的DNA的使用场景和读取方法
匿名 在 周一, 11/26/2018 - 10:23 提交
作者：Evening
Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术。值得说明的是，在7系列及以前，这个ID都是57bit的，但是在Xilinx的Ultraslace架构下是96bit。