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AXI4协议广泛应用于FPGA和ASIC设计中，特别是在需要高速数据传输和复杂系统架构的场合，比如DDR、PCIE、音视频处理IP等等，对于FPGA开发者需要熟练掌握这套协议。

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看

本文系摘录自《RFSoC SDR Book》第四章——DSP Fundamentals，略有改动。下面将介绍采样（Sampling）的基本概念

当使用ram时，width是960bit，depth是16bit，只有15Kb大小， 为什么占用了很多个BRAM？

在使用Vivado进行FPGA设计时，大家是否会遇到中文注释显示乱码的问题，而且在乱码时修改代码，导致文件注释更乱了，且恢复不了，那么如何解决呢？

ddr在上电初始化后通过发送MRS命令配置模式寄存器。ddr上电后处于空闲状态时，可以发送MRS命令

本文介绍Xilinx SelectIO资源内部IDELAYE2资源应用

从专用串行数字接口 (SDI) 的点对点连接转到面向媒体内容交换和协作的以太网 IP 网络，这一颠覆整个广播媒体制作供应链的演进趋势仍在继续

本文介绍下Xilinx 7系列FPGA功功能特性、资源特性、封装兼容性以及如何订购器件。

Multiport Ram，即多读多写存储器，本工程实现的是1个口写，同时满足11个口读的BRAM

上一篇介绍了BGA封装PCB层数估计、BGA焊盘设计、过孔设计、信号走线等内容，本文我们介绍下FPGA BGA封装电源管脚布线。

ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此

在工作中，我们接触到的至少90%以上的FPGA项目，它的的资源/时序都有很大的优化空间，为啥这么说？

Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性

最近一个朋友私信我说，看了以前的写的复位设计，在自己的项目中设计了复位同步器用来实现异步复位同步解复位

DDR完成上电初始化后，将数据写入DDR要经过如下过程：ACT->WR->PRE

这篇文章我们看下Vivado的安装包中，到底哪些东西最占空间？

在使用Vitis开发时，当硬件设计发生变化时，这时就需要更新xsa文件。

基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享

了解FPGA器件何时适合实现所需的系统功能是理解FPGA技术的关键要素。