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ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此

在工作中，我们接触到的至少90%以上的FPGA项目，它的的资源/时序都有很大的优化空间，为啥这么说？

Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性

最近一个朋友私信我说，看了以前的写的复位设计，在自己的项目中设计了复位同步器用来实现异步复位同步解复位

DDR完成上电初始化后，将数据写入DDR要经过如下过程：ACT->WR->PRE

这篇文章我们看下Vivado的安装包中，到底哪些东西最占空间？

在使用Vitis开发时，当硬件设计发生变化时，这时就需要更新xsa文件。

基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享

了解FPGA器件何时适合实现所需的系统功能是理解FPGA技术的关键要素。

本文将详细介绍vivado仿真功能，包括如何使用、测试激励文件的撰写，以及如何调用第三方仿真测试软件。

在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的，这些问题会影响项目的整体方案或者架构

今天简要介绍实现无线电系统调制和解调的主要方法，这在软件定义无线电(SDR)的背景下很重要。

多年来，FPGA和ASIC供应商之间一直存在着一场拉锯战解决方案。新的FPGA上引入了一些特性，随着人们对这些特性的了解

今天和大侠聊一聊FPGA研发设计相关规范，养成良好的个人习惯，代码设计风格等，都有助于日后发展

本文将详细介绍vivado添加或新建约束文件步骤和方法。

本项目的目标是通过引入无损高压缩比图像压缩来使医疗数据存储系统更加高效。

为了避免每次SPI驱动重写，直接参数化，尽量一劳永逸。SPI master有啥用呢

在本文中，您将了解最常见问题的来源及其解决方案

在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的

这是verilog/systemverilog 可综合模块的集合。