博客

本文将详细介绍Verilog中的编译指令，帮助大家更高效地进行硬件设计。

在使用mig控制器的时候，我们应该怎么仿真呢？关于这个问题其实有2个观点

为了仿真SystemVerilog网络列表，需要每个组件的仿真模型。目标ASIC或FPGA供应商将提供用SystemVerilog编写的仿真库

比特流是一个常用词汇，用于描述包含FPGA完整内部配置状态的文件，包括布线、逻辑资源和IO设置。

基于5G NTN的技术方案将是未来卫星互联网的重要发展方向之一，随着3GPP R-18的冻结，5G-A将在近两年全面落地。

本文介绍了一种使用机器学习(ML)准确预测FPGA上应用程序执行时间和功耗的方法。

在Vivado的Post-Synthesis Timing Simulation中，为何前100ns的数据不变化？

Zynq UltraScale+ MPSoC PL 部分等价于 FPGA。简化的 FPGA 基本结构由 6 部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元

最近加州大学发布了一篇文章，文章介绍了一种名为MatMul-free语言模型的新技术。

vivado打开工程，可能发现verilog代码中的中文注释竟然是乱码，这大概率上是vivado的默认编码格式和你工程文件的编码格式不同导致的。

根据通信系统的发展过程，本文将介绍几种常见的中射频设计方案。

随着 FPGA 在系统设计中的作用越来越重要，设计也越来越大、越来越复杂，需要更高的逻辑容量和更多的片上资源

本文基于上一篇博文I2C理论知识，通过FPGA实现读写EEPROM（AT24C02）芯片实战操作，进一步了解如何利用HDL实现I2C接口驱动设计。

随着国产FPGA的崛起，中低端产品中，很多国产FPGA都是不错的选择，性价比很高。今天我们就来看下，Achronix的FPGA有哪方面的优势？

AMD（原Xilinx）等FPGA制造商采用多die技术，本文分享多die FPGA芯片的相关知识和概念。

ZYNQ+AD9361是一种基于Xilinx Zynq FPGA和ADI公司的AD9361 RF捷变收发器的开源SDR硬件平台。

本文将从基础概念入手，逐步深入到AXI DataMover IP的配置和使用，帮助读者快速掌握这一强大的IP核。

在使用Synplify综合时，此工具会自动优化我的设计。

下面我们先简单看下RISC-V的发展，然后再分析一下这些FPGA厂商为什么选择RISC-V。

逻辑锁定功能可以将FPGA中的代码模块在固定区域实现，优化时序性能，提升设计可靠性。