judy的博客

本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。

当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。

Xilinx Vitis 2020.1里面运行C程序时提示找不到microblaze_0

在Zynq开发时，在Vivado中新建Zynq硬件平台，加入DMA、AXI接口模块，在进行构建软件系统之前，通常需要对硬件平台进行验证，检测模块新建过程中是否存在问题。下面对这一过程进行简单介绍。

Vitis Vision库是OpenCV和Vision功能的加速库，可在Vitis环境中使用，这些库的L1目录是示例设计。为了适应各种用户环境，从2020.1版本开始，Xilinx不再使用Vivado / Vitis工具提供预安装的OpenCV版本。尽管Vitis_hls编译Vision库不需要OpenCV，但是用户测试验证使用时OpenCV。

在Vitis里面创建了一个LwIP工程，调试的时候发现，在BRAM里面运行正常，但如果改到DDR3内存里面运行，启动时就会卡死在sleep函数上。于是建立了一个Hello World工程来检查，代码如下：

深鉴科技的DNNDK，是一个基于xilinx FPGA的SDK端的深度学习开发工具包，能够快速的实现深度学习的硬件化。本文来了解深鉴科技DNNDK内容。

本文以Zturnboard为例介绍如何在SDSoC中使用OpenCV，本文在Ubuntu 16 64位,SDSoC2018.2(安装在ubuntu中)中测试通过。

虽然看起来AXI Interrupt Controller的intr[0:0]位宽无法修改，但实际上，添加一个Concat IP，这个IP可以设置In0的个数，设置为2。In0连接上中断线后，再把dout和intr相连

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。