VDMA调试总结
judy 在 周五, 06/10/2022 - 10:55 提交
本文介绍了VDMA调试常用方法和一些需要注意的问题。
judy的博客
Xilinx FPGA DDR3设计（二）时钟介绍
judy 在 周五, 06/10/2022 - 09:43 提交
本文介绍Xilinx FPGA外接DDR3时钟相关参数及配置。
起飞！通过无线WIFI下载调试FPGA
judy 在 周三, 06/08/2022 - 09:57 提交
远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法
Xilinx FPGA DDR3设计（一）DDR3基础扫盲
judy 在 周二, 06/07/2022 - 09:40 提交
本文我们介绍下DDR3的基础知识，涉及DDR3管脚信号、容量计算、重要参数介绍内容
SoC中IP化设计的考虑因素总结
judy 在 周一, 06/06/2022 - 09:35 提交
本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。
Xilinx FPGA时钟及I/O接口规划（二）
judy 在 周四, 06/02/2022 - 10:17 提交
Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。
HLS for循环优化
judy 在 周二, 05/31/2022 - 09:58 提交
本文通过例子中来解释for循环中的基本概念
JTAG-to-AXI Master 调试 AXI BRAM 控制器
judy 在 周四, 05/26/2022 - 10:15 提交
本文以JTAG to AXI Master调试AXI BRAM 控制器举例说明 JTAG 到 AXI Master 的使用方法。
如何读取FPGA芯片的序列号ID？
judy 在 周一, 05/23/2022 - 14:54 提交
如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。
Xilinx FPGA时钟及I/O接口规划（一）
judy 在 周四, 05/19/2022 - 14:49 提交
本文主要介绍时钟及I/O规划的各个阶段及流程要点。