AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例

judy 在周一, 03/23/2026 - 10:02 提交

本文作者：AMD 工程师 Padmini Boreddy，文章来源：AMD Xilinx开发者社区

一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。

本篇博文演示了在AMD Vivado Design Suite 2024.1 中生成CPM5_QDMA_Gen4x8_ST_Only_Performance_Design

并使用为 QDMA 提供的驱动程序来运行性能测试的步骤。这是 AMD Versal 自适应 SoC CPM QDMA 端点 (EP) 设计中可用的预设之一。

对于 PL PCIe IP，用户可以使用“Open Example Design”选项来生成示例设计。

此示例设计对于 CPM5 PCIe 不适用；因此改为通过 AMD CED Store GitHub 仓库提供示例设计。如需了解有关 AMD CED Store 的更多详细信息，请访问以下链接：https://github.com/Xilinx/XilinxCEDStore

注释：性能数据取决于硬件和软件（系统调谐、使用的队列数量等）。如果所得到的性能数据与您的预期不符，请联系您的销售代表或 AMD 技术支持。

生成 Versal 自适应 SoC CPM5 Gen4x8 QDMA 端点设计

步骤 1：启动 Vivado，然后转至“Tools -> Vivado Store”。

步骤 2：下载最新版本的目录：

选择“Example Designs-> PCIe -> Versal CPM QDMA EP Design”，然后单击“Update”。

步骤 3：从“Quick Start”页面中选择“Open Example Project”。

步骤 4：如下截屏所示，访问 Versal CPM QDMA 端点设计：

步骤 5：根据所选开发板会自动选择“CPM_Config”，针对 VCK190 会选中 CPM4，针对 VPK120 则选中 CPM5。选择 Versal VPK120 评估平台。

步骤 6：对于 CPM5_Preset，请选择

CPM5_QDMA_Gen4x8_ST_Only_Performance_Design。

这是含“Streaming”选项的 Versal CPM5 Gen4x8 QDMA 端点设计。其中已启用 4PF、240VF 和 SRIOV。

步骤 7：复查“Project Summary”，确认所选部件和产品家族正确。

示例设计架构

在其他正常工作的示例设计中，用户逻辑功能要求在用户逻辑专用寄存器中配置包数、包长度和队列 ID，并且需要通过配置特定寄存器来触发包生成。

如需了解更多详情，请参阅本文：运行 Versal 自适应 SoC CPM5 PCIE Gen4x8 QDMA CED 示例设计：

https://adaptivesupport.amd.com/s/article/000034687?language=zh_CN

ST 性能参考设计包含仅限 AXI4-Stream 的包生成器（适用于 C2H 方向），以及同时适用于 C2H 方向和 H2C 方向的性能测量工具。当存在可用描述符时，该参考设计会生成已知的数据模式（时间戳），并在 C2H 方向上发送用户指定的包长度。此数据模式可由 dma-perf 应用环回到 H2C 方向，并进行性能测量。

以下截屏显示了 CED 的“Sources”层级。cpm_pcie_qdma_ep_wrapper 模块框图包括 cpm_pcie_bridge_ep 块、用于 AXI4-Stream 模式生成器和检查器逻辑的用户控制逻辑，以及实现 C2H 和 H2C 性能计数器逻辑的 axi_st_module。