FPGA管脚调整注意事项及技巧
judy 在 周三, 08/17/2022 - 15:43 提交
在调整 FPGA 管脚之前必须熟悉的几点注意事项。
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO
judy 在 周三, 08/17/2022 - 10:35 提交
该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
睿赛德科技和AMD 赛灵思达成合作，RT-Thread专业版全面支持Zynq系列芯片
judy 在 周二, 08/16/2022 - 15:40 提交
面向安全关键领域的 RT-Thread 专业版高安全实时操作系统近日已实现了对于AMD 赛灵思自适应平台的全面支持
想学习FPGA图像处理，这些原理和方法一定要知道！
judy 在 周二, 08/16/2022 - 15:26 提交
图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理
RAM IP核简介及实验
judy 在 周二, 08/16/2022 - 10:26 提交
一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格
史上最全的SpinalHDL运行VCS+Vivado教程
judy 在 周二, 08/16/2022 - 10:05 提交
本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。
Serdes系列总结——Xilinx ibert IP使用
judy 在 周一, 08/15/2022 - 15:16 提交
IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit
利用IBERT IP核实现GTX收发器硬件误码率测试实例
judy 在 周一, 08/15/2022 - 14:48 提交
本测试实例教程使用IBERT工具对与SFP连接的GTX进行5 Gbps速率下的测试。
资源和时序优化之一
judy 在 周一, 08/15/2022 - 09:59 提交
对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题
一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO
judy 在 周一, 08/15/2022 - 09:43 提交
在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。