Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes
judy 在 周五, 08/12/2022 - 14:36 提交
12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz
FPGA的复位设计
judy 在 周五, 08/12/2022 - 11:02 提交
无论是FPGA开发还是芯片开发，其中一个重要的环节就是复位设计，本文主要说明FPGA的复位设计
Vivado HLS学习（四）
judy 在 周五, 08/12/2022 - 09:56 提交
数组在RTL中映射为memory，一般HLS会自动决定最合适的memory，但也支持通过RESOURCE指令具体的memory实现
FPGA Xilinx MMCM深入学习
judy 在 周五, 08/12/2022 - 09:47 提交
研究7系列MMCME2_ADV原语，看能否自己对MMCME2_ADV封装，这样避免工程在不同器件及版本之间切换
如何实现FPGA的可重复性设计
judy 在 周四, 08/11/2022 - 14:42 提交
满足设计中的时序要求本身可能很困难，所以生成 100% 可重复的时序设计似乎是不可能的。
AMD 赛灵思技术助力 ABB Robotics协作机器人
judy 在 周四, 08/11/2022 - 10:14 提交
您将了解 AMD 赛灵思的自适应计算技术如何助力开发 ABB Robotics 的最新系列协作机器人 GoFa™。
AMD Xilinx 技术日参会指南
judy 在 周四, 08/11/2022 - 10:03 提交
8月17日，AMD Xilinx 技术日即将在深圳举行，会议全程均使用微信平台完成，以下注意事项敬请留意
ZYNQ PS与PL通信之DMA
judy 在 周四, 08/11/2022 - 09:46 提交
本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。
AnDAPT发布最新FPGA供电解决方案
judy 在 周三, 08/10/2022 - 14:51 提交
针对各种Xilinx UltraScale+ FPGA和自适应片上系统(SoC)应用进行优化的定制解决方案
一文看懂异步 FIFO 架构（一) 单时钟的异步 FIFO
judy 在 周三, 08/10/2022 - 14:47 提交
FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟