如何配置Petalinux工程来从Flash启动Linux Kernel
judy 在 周三, 08/10/2022 - 09:33 提交
新版petalinux生成的u-boot是通过boot.scr来加载linux kernel的。如果我们用petalinux工程默认配置和下面命令生成boot image并从flash启动
First-Word Fall-Through（FWFT）读取操作
judy 在 周三, 08/10/2022 - 09:19 提交
在查看Xilinx KINTEX-7 FPGA 存储器资源时，你会发现它的FIFO生成器支持两种读选项模式——标准读取操作和FWFT读取操作。
Serdes系列总结——Xilinx serdes IP使用（二）——10G serdes
judy 在 周二, 08/09/2022 - 14:53 提交
10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz
VCK190 - 如何使用DDR4-DIMM的ECC功能
judy 在 周二, 08/09/2022 - 14:36 提交
在vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制为64bit，不能使能ECC功能
RR调度的应用与方案
judy 在 周二, 08/09/2022 - 10:41 提交
在FPGA的设计里，RR（Round-Robin）调度是一个非常重要的话题。所谓RR调度就是从多个队列中公平地选一个队列进行处理。
Vivado的DDS IP核使用以及混频操作
judy 在 周二, 08/09/2022 - 10:13 提交
本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。
Serdes系列总结——Xilinx serdes IP使用（一）：3G serdes
judy 在 周一, 08/08/2022 - 16:39 提交
一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz
Vivado HLS学习（三）
judy 在 周一, 08/08/2022 - 15:32 提交
接口综合有两种，一种是block-level interface protocol和port-level interface protocol。
让你的兼容代码不同的 FPGA
judy 在 周一, 08/08/2022 - 10:19 提交
让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。
FPGA中的fast corner和slow corner是什么？
judy 在 周一, 08/08/2022 - 09:47 提交
在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？