详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。 最后将介绍用于启动参考设计的资源。
在路由设计上使用-max_strategies 选项运行 report_qor_suggestions Tcl 命令时，会发生以下错误：
无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。
PetaLinux(Yocto)里包含很多软件模块。大部分模块可以直接使用。如果有特殊需求，需要修改某些模块时，可以按下列办法先修改，测试成功后，再创建补丁，集成到PetaLinux(Yocto)工程里。比如客户需要修改xorg.conf，可以采用下列方式完成。
了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始， 然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。
Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。
FDRE代表一个单D型触发器，含的有五个信号分别为： 数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有输入，并在时钟的上升沿将输出Q为低信号。
在调试模式下，Xil_Assert系列宏会调用Xil_Assert来检查参数是否正常。如果不正常，缺省情况下，没有打印，会进入死循环。通过调用void Xil_AssertSetCallback(Xil_AssertCallback Routine)， 设置回调函数， 可以自己处理失败情况，比如增加打印。
本视频为大家详细介绍了 Vitis 加速库，讲解库的构成和分类，以及如何在 Vitis 开发环境及 Xilinx 硬件平台上分层应用最适合的 Vitis 加速库。我们还会以 Alveo U50 加速卡为例，选取 Vitis 加速库中的一个压缩算法 Zlib 为例，详细介绍算法的构成、性能，并实例展示如何在 U50 板卡上实现 Vitis Zlib 算法库。
由于Verilog/Vhdl没有计算exp指数函数的库函数，所以在开发过程中可利用cordic IP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）。在cordic核中e^x = sinh + cosh所以在配置cordic时点选sinh and cosh即可 如下图