时序仿真

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。

在进行FPGA开发的过程中，稍微大一点的项目，进行一次编译综合与布线是非常耗时的，所以在开发的过程中一般采取先进行功能仿真，功能仿真结果正确无误以后再进行综合和布局布线。一般来说，先添加好时钟约束，进行综合与布线时无严重警告，此时如果功能仿真（前仿）仍然正确，那么任务就基本完成了。但如果是一个比较完整的项目开发，应该还需要进行布线后的时延仿真（后仿）。这里，主要介绍如何将前仿和后仿的时序波形图保存以及再次打开上一次的仿真结果。

<strong>相关文件说明</strong>
1. 波形数据库文件（.WDB），其中包含所有的仿真数据。
2. 波形配置文件（.WCFG），其中包含于波形配置文件中的对象相关联的顺序和设置