Vivado时序约束有哪些关键点？
judy 在 周一, 06/15/2026 - 15:04 提交
时序不过，很多人第一反应是改逻辑、降频率、加流水线。但很多时候问题根本不在设计本身，而是 XDC 约束文件写得有问题。
时序约束
FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过
judy 在 周五, 06/05/2026 - 14:53 提交
做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。
时序约束实操
judy 在 周四, 06/27/2024 - 10:00 提交
时序约束之Xilinx IDELAYE2应用及仿真笔记
judy 在 周二, 04/30/2024 - 09:30 提交
本文介绍Xilinx SelectIO资源内部IDELAYE2资源应用
FPGA时序约束--基础理论篇
judy 在 周五, 11/17/2023 - 10:06 提交
FPGA开发过程中，离不开时序约束，那么时序约束是什么？
Vivado设计资源优化 ，查看各子模块资源占用的方法大全
judy 在 周一, 09/04/2023 - 09:13 提交
本文介绍Vivado中如何进行FPGA设计资源优化以及查看各子模块资源占用的方法
Vivado约束添加方法：一文全面解析IO和时序约束
judy 在 周五, 09/01/2023 - 09:07 提交
本文将介绍vivado中常见的设置约束方法
时序约束连载04~随路时钟
judy 在 周二, 07/04/2023 - 15:40 提交
本文讲一下随路时钟，什么是随路的时钟呢？
时序约束连载03~约束步骤总结
judy 在 周一, 07/03/2023 - 11:44 提交
本小节对时序约束做最终的总结
时序约束连载02~时序例外
judy 在 周四, 06/29/2023 - 09:44 提交
本文继续讲解时序约束的第四大步骤——时序例外