UltraFAST

本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛

本快捷参考指南重点介绍了关键的设计方法步骤，有助于更快达成系统集成与设计实现，从而利用赛灵思器件与工具最大限度创造价值，同时也提供了相关辅助资料的链接。

本白皮书描述了推荐的设计方法，以实现对 Xilinx® FPGA 器件资源的有效利用，并在 Vivado® 设计套件中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。

《UltraFast 设计方法时序收敛快捷参考指南》提供了以下分步骤流程， 用于根据《UltraFast设计方法指南》（ UG949 ）中的建议快速完成时序收敛：

赛灵思 UltraFast™ 设计方法旨在帮助简化当今器件设计进程的最佳实践，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

本文描述了用于实现赛灵思 FPGA 器件资源的有效利用以及在 Vivado® Design Suite 中加速设计实现和时序收敛的推荐设计方法论。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

赛灵思 UltraFast™ 设计方法是一整套旨在帮助简化当今器件设计进程的最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每个阶段的成功开展。遵循这些步骤和最佳实践进行操作将有助于您以尽可能最快且最高效的方式实现期望的设计目标。

本次会议将涵盖行业专家提供的一套全面的设计和约束方法，以加快产品上市时间，最大化设计密度并在Xilinx平台上提高性能。 您将有机会了解最新的Vivado实施功能，编译时间减少流程以及自动QoR建议。

根据《UltraFAST 设计方法指南（适用于 Vivado Design Suite）》中的建议，本快捷参考指南提供了以下简化的分步骤快速收敛时序流程：初始设计检查；时序基线；时序违规解决。