跳转到主要内容
瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

技术

OpenCV在Windows上的安装和设置

本文主要介绍OpenCV在Windows 10上的安装和设置。

CXL是如何链接数据中心的

了解该协议的关键要素和优点,以及 CXL 版本 3.0 中的新增功能。

I2S 收发器 ( VHDL ) 设计实现

这里详细介绍了一个主 I2S 收发器组件用于FPGAs,以 VHDL 编写

AMD Versal AI Edge 自适应计算加速平台 PL LED 实验(3)

在本例程中,我们要做的是LED灯控制实验,每秒钟控制开发板上的LED灯翻转一次

延时开始SEM功能的扫描(二)

本文介绍如何推迟XilSEM扫描功能的开始。

AMD Versal AI Edge 自适应计算加速平台之 Versal 介绍(2)

Versal 包含了 Cortex-A72 处理器和 Cortex-R5 处理器,PL 端可编程逻辑部分

如何在 Vitis Unified IDE 中启用 SDTGEN 挂钩

Vitis Unified IDE使用“System Device Tree (SDT)”将硬件元数据从Vivado传递到 Vitis

AMD Versal AI Edge 自适应计算加速平台之准备工作(1)

每个工程下面都有一个生成vivado的脚本,用于重建vivado工程

2023.2 Vitis Unified IDE独立应用移植详细信息

在 2023.2 版的全新 Vitis Unified IDE 中,不再生成 DeviceID 作为索引参数用于独立 BSP 驱动程序内的

五大理由|为嵌入式应用选择 AMD Spartan UltraScale+ FPGA

了解该系列器件如何帮助设计人员以低成本推动 I/O 密集型应用产品快速上市

使用 Vivado 仿真库 - UNIMACRO 库

本文详细描述了 UNIMACRO 库。

延迟开始SEM功能的扫描 (一)

本文介绍如何在Versal器件中推迟XilSEM的扫描工作

选择PHY时,这几个重要标准应该要考虑

如果设计必须采用分立式PHY,那么在选择PHY时应牢记几个标准

如何判断AMD 评估板上的器件是工程样品 (ES) 还是量产芯片?

本文介绍多种方法供您用于判断评估板上的器件是工程样品 (ES) 还是量产芯片

在MPSoC器件中使能SEM IP (一)

SEM IP的主要任务就是扫描PL Configuration RAM, IP自身也是运行在PL里面的

FPGA工程师进行ISP设计时需要考虑的几个关键点

本文介绍FPGA工程师在进行ISP设计时需要考虑的一些关键点

Versal GTY/GTYP 仿真和硬件中的掉电行为

当 Versal GTY/GTYP 的掉电端口断言有效时,时钟和输入/输出数据的预期行为是什么?

AI 引擎系列 11 - 使用 AIE API 对 FIR 滤波器进行代码矢量化

本文讲解如何使用 AIE API 进行 AI 引擎内核代码矢量化

Vivado实现 - 探讨工具可重复性

采用相同工具输入的情况下,Vivado 结果是否可重复?