自 2018 年以来，超过 100 家不同风险投资商向前 25 家人工智能芯片初创公司的投资超过 60 亿美元

1、建立工程，2、编译工程，导出xsa文件，3、建立petalinux工程

在某些情况下，部分 VCCO 能与该序列中的其它电源轨共享

srio 的IQ接口都是基于axistream的，以前没怎么用过axistream的接口

AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议

本文介绍如何使用Vivado计算器件的封装延迟/封装飞行时间？

UART即通用异步收发器，是一种通用的串行、异步通信总线

对于7 系列 MIG DDR3 设计中须使用内部 VREF 或外部 VREF 的情形，是否有指南？

本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法

通常我们都会用Modelsim、Questa等工具对工程进行仿真验证

在本文我们将生成AXI4-Lite_Master接口的IP来对其解析

传统的射频收发器采用的是外差式结构。发射或接收的模拟射频信号通过带有本地振荡器的混频器

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接

未来面向边缘和云端无处不在的 AI 架构逐步走向统一与可扩展

Zynq 器件集成了用于生成 RF 信号的关键子系统，进而提供了出色的光谱纯度和时延

在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现

ADD 添加要合并的文件，第一个是fsbl的elf文件

本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法

Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY

本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。