本文介绍RTL分析、综合、实现的具体含义和区别 

Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计

本文参考官方手册，主要对RFSoC ADC的数字数据路径相关功能进行介绍。

XRT自2021.1更新后，原有的XRT Tool指令发生了一些变化。

Xilinx越来越多的例程，给出的参考设计是基于Block Design设计方法的

本文我们继续介绍FPGA收发器TX结构和功能。

在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用

本文我们就来具体看一下，为什么FPGA能够在数据中心加速领域领跑？具体的优势有哪些？

为什么要修改IP核内的源码，说如何之前，先说为什么。

本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。

本文介绍以下内容：GTX/GTH收发器TX结构，GTX/GTH收发器TX接口配置和时钟方案

Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发

本文以vitis-ai-pytorch环境为例，描述了Inspector的用法并给出示例。

本文是FSBL关于看门狗的用法总结。

本文重点介绍JESD204B时钟网络。

最近在项目中遇到一个反压的问题，简化下模型如下图所示

承接前文，本文是射频数据转换器IP使用介绍的第二篇

本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容

精确的热分析在很多电子产品设计中都有着举足轻重的作用，在高端的PCB设计中尤为突出。

接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”