下面来具体讨论一下系统时序需要满足的一些基本条件

对于系统设计工程师来说，时序问题在设计中是至关重要的

本章继续介绍7系列FPGA收发器TX结构

知道ZedBoard是性价比相对比较高的入门FPGA+ARM架构设计的开发板

Versal™ 是由多个高度耦合的可配置块组成的自适应计算加速平台 (ACAP)

下载器连上电脑后，在设备管理中显示为 其它设备 -> 未知设备

本文主要对RFSoC ADC的可编程逻辑数据接口、多频带操作、以及奈奎斯特区的操作进行介绍。

前两周有人询问DMA下的cache操作和dma-coherent。以前零碎看过代码。

本篇主要是闲谈个人对于Vitis AI的整个开发流程的理解，主要是想帮助一下新手快速找到一个开发目标

今天，机器人开发人员对 AMD Kria™ KR260 机器人入门套件的发布充满期待

通过本文可以学习以下内容：TX Buffer（缓冲器）的结构及使用，TX PRBS（伪随机序列）产生器的使用。

该视频概述了如何设置和操作 Kria KR260 TSN ROS Pub/Sub 示例应用。

本文讲述了如何对上述情况进行分析，以便用户能更好的理解Scan Clear和MBIST的功能。

前一篇我们主要以单片机为例子讲述了FPGA和单片机内部结果的差异来解释“现场可编程的门阵列”

这次用KR260，我们挑战了一下更高难度，想尝试一下实际开发起来是一种怎样的体验

本文参考官方手册，主要对RFSoC ADC的校准机制进行介绍。

SATA 接口只有几根线为什么那么示的10Gbps（万快？连上网线显兆网）是很令人是不兴奋

什么是FPGA? 我们的FPGA有个中文名称叫“现场可编程的门阵列”，这又是一个什么概念呢？

Xilinx Vitis AI 提供了一个工作流程，使用简单的流程在 Xilinx 深度学习处理单元上部署深度学习推理应用

本文介绍RTL分析、综合、实现的具体含义和区别