Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY

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众所周知，中高端FPGA的电源中有两大耗电大户

最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长

AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化

本文旨在提供发生 JESD204B 链路中断情况下的调试技巧简介

本文主要介绍关于RF数据转换器的系统配置函数的相关使用方法。

本文介绍使用 FPGA 实现深度学习的技术

Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的

今天，安全性问题萦绕在每个人的心头。随着技术越来越先进，要想绕过其他人创建的旧系统也变得易如反掌

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Soni 广泛地讲述了她丰富的职业旅程，以及 12 年来专注于颠覆性技术和建立初创公司的出色表现

Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP

本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题

本文将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”

本次设计选用了两块ZYNQ开发板，ZYNQ支持双千兆网卡，操作系统为linux

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么

本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分