路径1、2、3实际上都是对寄存器到寄存器之间的数据路径之间的约束，而路径4则是约束纯组合逻辑

在本文中，我们回顾了该公司的过去，审视了通往现在的道路上的曲折，并想知道这家硅谷资深企业的未来。

经常有人问，为什么嵌入式系统的底层软件，出问题后解决起来，耗时长

VeriTiger®-OV19P单系统提供 8颗灵活配置的Xilinx XCVU19P FPGA，提供100多种配套子卡资源

今天给大家普及一下阻塞赋值和非阻塞赋值的相关知识

时钟线能持续不断将逻辑级别脉冲至高位和低位，每次脉冲之间持续时间“tb”以脉冲宽度来表示

针对普通时钟系统存在着限制时钟频率的弊端，人们设计了一种新的时序系统，称之为源同步时序系统

本节开始我们介绍7系列FPGA收发器接收部分结构

本文参考官方手册，主要对RF-DAC 模拟输出进行介绍。

本白皮书介绍了人工智能引擎及其应用。

在K26 SOM从emmc启动linux文章中，使用EMMC启动后，出现下图打印

今天让我跟一起来学习一下两种逻辑的区别以及使用环境。

Xilinx 的 Versal AI Core 系列器件旨在解决有关 AI 推理的最大而独特的难题

本章继续介绍7系列FPGA收发器TX结构

下面来具体讨论一下系统时序需要满足的一些基本条件

知道ZedBoard是性价比相对比较高的入门FPGA+ARM架构设计的开发板

Versal™ 是由多个高度耦合的可配置块组成的自适应计算加速平台 (ACAP)

下载器连上电脑后，在设备管理中显示为 其它设备 -> 未知设备

前两周有人询问DMA下的cache操作和dma-coherent。以前零碎看过代码。

本文主要对RFSoC ADC的可编程逻辑数据接口、多频带操作、以及奈奎斯特区的操作进行介绍。