今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote
最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表
去年这个时候，AMD 没有网络产品。但现在，他们拥有了三个，这要归功于两次独立的收购
本研讨会将演示如何使用可编程逻辑和 AI 引擎阵列功能对设计开展早期功能验证。
MYD-Y7Z010/20-V2开发板面向工业应用，基于FPGA+ARM架构开发
本文概述了Xilinx® Zynq® UltraScale+® RFSoC DFE的特点和产品选择。
Alveo X3 系列为多种多样的低时延交易应用同时提供了交钥匙部署和自定义实现路径。
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
这种基于传感器的神经网络解决方案实时运行，帮助用户掌握办公室空间的占用状况以及员工的移动路径
模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz
我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。
本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。
本文我们重点介绍一下内容：7系列FPGA DCI使用规则，DCI在HSTL和SSTL I/O标准中的使用举例
系统任务$finish的作用是退出仿真器，结束仿真过程
本文主要介绍基于该算法演进的shift-and算法以及在FPGA中的实现。
应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用
