case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。

xilinx提供了丰富的原语，可以将之看成FPGA开发可以使用的库函数，原语在FPGA中具有与之对应的硬件逻辑单元，但也注意，不同的FPGA的原语可能会有所不同

在(UG1393) Vitis ... “ PetaLinuxrootfs 中的软件包管理”下的应用程序加速开发中，它描述了 Vitis 2020.1 版本的新软件包管理功能。

在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。

本演示视频主要演示运行在 Zynq UltraScale+ MPSoC 上的可编程逻辑的视频处理加速。

MIPI D-PHY IP 专为摄像头和显示接口的视频或像素数据的传输和接收而设计。

我们今天要学习的正是由BRAM资源构成的RAM IP核----Block Memory Generator。

MIPI典型应用是在ISP领域，CMOS senor输出视频流，给FPGA PHY层，串并转换后给协议层处理。

我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答

在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦

Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？

Kria™ KR260机器人入门套件包括用于机器人、机器视觉、工业通信和控制应用的预建接口、可定制的硬件加速功能，并通过Kria SOM加快部署时间。

Block_RAM应该是每个FPGA开发者经常遇到的，其作为一种固定资源存在于FPGA中，针对xilinx的BRAM，正常通过vivado的IP Core Generator得到

本文将告诉你：对于小型设计，要如何编写一个高效率的testbench。

本视频教程阐述了如何创建一个Vivado工程，以及如何基于VHDL设计案例和EV12AQ600-ADX-EVM演示板，在Kintex Ultrascale FPGA上实现ADX4 IP。

Versal AI Core 系列具备的高性能和超低时延处理能力显著缩短了图像处理时间，与传统架构的几分钟时间相比，这种架构能够近乎实时地生成直播回放

本文旨在帮大家了解如何在运行 Ubuntu 桌面的 Xilinx KV260 Vision AI 入门套件上轻松设置机器学习推理功能。

之前很早就听说了FSMC接口用于MCU与FPGA之间的通讯。最近使用的一款MCU与FPGA之间通讯，FPGA模拟成NAND Flash作为Memory让MCU读写

我们将介绍使用 Vivado 硬件管理器对开发板闪存进行编程的步骤。

本文描述为 Xilinx® 器件设计散热器和散热解决方案的指南和最佳实践。