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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事
可编程器件在下一代安全设备和防火墙中的重要性

下一代防火墙安全设备需要具有高处理能力的高级安全方案和威胁防御措施,以及恶意软件检测功能。

跨时钟域(CDC)设计方法之单bit信号篇(一)

FPGA内容的设计大都是以同步电路为基础,而同步电路的触发则需要统一时钟。时钟信号彷佛是电路的“心跳”,统一给“被管理的”触发器提供血液

如何使用 EZmove 传输文件

我需要将文件安全地发送给 Xilinx 工程师。 如何使用 EZmove 将文件发送给 Xilinx 工程师?

HDMI_1.4_2.0_TX_Subsystem_IP介绍和基础debug建议

Xilinx HDMI 1.4/2.0 TX的解决方案是由HDMI 1.4/2.0 Transmitter Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成, 在板上, 还有SN65DP159被用作TMDS level shifter

FPGA与X86 CPU高速通信的几种方案

本文介绍FPGA与X86 CPU高速通信的几种方案

【工程师分享】VCK190 PCIe QDMA 通用数据传输参考设计

目前在X86机箱里插VCK190测试。X86、PCIe Host、Host都是指X86运行的Linux环境。Versal、Endpoint、A72都是指A72运行的Linux环境。Endpoint有时使用EP来简化。

HDMI_1.4_2.0_RX_Subsystem_IP介绍和基础debug建议

Xilinx HDMI 1.4/2.0 RX的解决方案是由HDMI 1.4/2.0 Receiver Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成,在板上,由外部电阻来实现TMDS level shifter,还有TMDS181作为retimer

面向低轨通信小卫星的物联网平台的QLS1046-Space使高性能协议变为现实

本文将介绍一种新型的小型LEO通信卫星的架构,通过实现RL LEOnida解决方案和嵌入式解调算法来提高终端和卫星之间的通信性能。

Vivado HLS - 如何实现浮点累加的PIPELINE II=1?

如何实现浮点累加的PIPELINE II=1?

UltraScale FPGA BPI 配置和闪存编程应用说明 (v1.2)

本文描述了UltraScale™ FPGA的BPI配置和闪存编程技术。

通过 P4 插件实现面向未来的 SmartNIC 加速

在本视频中,我们将演示 Xilinx Alveo SN1000 SmartNIC 自适应架构如何使客户能够通过易于使用的 P4 可编程框架自定义应用数据路径。

SmartNIC 助力充分发挥数据中心优势

借助基于赛灵思自适应计算平台的SmartNIC,您的数据中心将更高效、更可盈利、更灵活应变并且更安全。

以 Zynq SoC 实现毫秒级边缘 AI 感知

雪湖科技聚焦于智慧交通的的激光雷达 AI 感知,推出了嵌入式 AI 感知边缘计算机 LiDAREYE™。该平台内置赛灵思 Zynq® UltraScale+™ ZU7EV 和雪湖科技自研的 AI 硬件加速引擎与 AI 算法,专为激光雷达 3D 点云的 AI 感知计算而设计

硬件仿真加速器与原型验证平台

基于软件仿真工具对于动辄几百万门的ASIC验证而言,几乎显得力不从心。不管是从成本还是从性能的角度来看,使用硬件仿真器或者基于FPGA的原型验证平台,几乎是验证工程师的不二法门。

直播:MATLAB+VITIS加速算法及应用在FPGA/ACAP上实现

本次研讨会将介绍在建立 MATLAB/Simulink模 型之后,如何从模型层级进行优化,得到 HDL 代码、与 HDL 仿真器进行联合仿真、硬件在环仿真。

如何修改 HLS 生成的 RTL 代码以进行验证?

如果我需要修改HLS生成的RTL代码来验证一些问题,我该怎么做?

量子计算, 电子工程师能做什么?

量子计算是整个科学界追逐的几大热点之一,也注定是将来的国之重器。那么,身为电子信息技术的从业者,我们的学问如何与量子计算机这样的新潮靚物搭上边呢?

FPGA的工作电流能有多大?

众所周知,中高端FPGA的电源中有两大耗电大户,VCCINT核心电压,和MGT高速收发器,实际工作电流取决于资源使用率、时钟频率、逻辑翻转率等

赛灵思全球自适应挑战赛大中华区项目提交通道已开启

赛灵思全球自适应挑战赛已近尾声,我们珍视大家的付出和努力,特为无法使用 Hackster.io 平台提交作品的大中华区选手增设新的作品提交平台,希望每个作品都以最好的方式呈现。