时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题

本文提供有关使用 Zynq® UltraScale+™ MPSoC 的产品的 FIPS 140-3 认证的入门知识。

本文将指导用户，如何使用第二种方式产生的例子工程，添加自己的数据激励，用于完成自己所需要的仿真验证

BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。BEL有两种：Logic BEL和Routing BEL。

Vitis HLS OpenCV库编译

所有工具和参考设计使用2021.2。编译和测试X86主机（Host）的操作系统是CentOS 7.9.2009。测试的单板是VCK190，测试的是CPM QDMA。

提供给7系列FPGA收发器中PLL的参考时钟的质量可以极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声在决定这种性能方面起着重要作用--相位噪声是首选的规范方法

如图所示， 源文件目录中haha文件夹下有一个hoho.h头文件。本来要包含这个头文件应该写成#include "haha/hoho.h"的，但是如果写成#include <hoho.h>的话，就需要把haha文件夹添加到include头文件包含路径中

老鸟的姿势学起来，用脚本进行modelsim仿真

所有工具和参考设计使用2021.2。X86编译主机的操作系统是Ubuntu 18.04.6 LTS。

赛灵思 Versal® 套件计算加速平台 (ACAP) 设计方法论是帮助 Versal 设计流程的一整套计算实践。这必须让用户进行这些设计的操作下载能力和复杂性，因此通过特定的步骤设计任务确保设计完成并成功完成。

先从运行一个创建一个项目开始吧。

ZCU104 开发板基于Xilinx 公司Zynq UltraScale +XCZU7EV-2FFVC1156 MPSoC器件设计，支持嵌入式视觉使用案例的许多常见外设及接口

过去几年里，计算行业见证了数据的大规模爆发以及机器学习（ ML ）与 AI 应用的激增。其结果是对更高吞吐量和实时计算能力愈发强烈的需求，与此同时还要保持灵活应变能力，以便跟上不断演进的工作负载需求和不断变化的协议。

AMD 周一宣布完成了对 Xilinx 的收购，创建了一家可以提供各种类型计算设备的公司，当中包括 CPU、GPU 和 FPGA。此举将帮助 AMD 继续扩大其在数据中心领域的影响力

在Ubuntu 18.04下使用Vivado Jtag加载FPGA，发现找不到器件。

AMD今天宣布以全股份交易（all-stock transaction）方式完成对赛灵思（Xilinx）的收购。

在解答相关问题的时候有碰到过cl_invalid_work_group_size的错误，然后通过报错信息在XRT

本文介绍了当MicroBlaze包含在DFX可重构模块（RM）内时，更新MicroBlaze Block RAM的内容。

这种眼动追踪辅助技术可用你的眼睛创建一个交流工具来增强运动控制。通过校准眼球运动，该技术使用人工智能来跟踪角膜反射和瞳孔定位。 通过交互式演示，您可以进行校准，然后玩各种展示眼动追踪技术的游戏。