Xilinx的技术生态做的非常好，基本上所有常用的IP核都有官方例程供开发者学习，咱不用白不用，今儿咱就一起白嫖他一手----从官方例程开始学习如何具体使用这个IP核。

阅读本文将有助于你的FPGA选型和设计过程，并且有助于你规避许多难题。

Avnet Smart Model Select 应用是一个示例设计，它演示了如何将 Vitis 视频分析 SDK 示例设计 作为 Kria 加速应用部署至 KV260 视觉 AI 入门套件。

IP是什么？简单来讲，IP就是Xilinx或者第三方开发者把自己的逻辑模块封装成一个黑盒子，然后拿出来给别人用。那什么又是黑盒子？

Vitis 嵌入式平台创建所需要注意的问题

当运行一个基于DPU的应用程序时，当平台中的DPU和编译后的XMODEL之间存在架构不匹配时，就会发生指纹错误。

本文介绍Vivado IP Integrator中实现DFX(Dynamic Function eXchange)的快速入门

在zynq开发过程中，AXI总线经常遇到，每次看到AXI总线相关的信号时都一头雾水，仔细研究一下，将信号分分类，发现其实也不难。

我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。

本教程对应目标为 Versal ACAP VCK190 和 VMK 180 评估板。本教程中的示例已使用 VCK190 ES1 评估板经过测试。要使用本教程，您需要具备以下硬件项，这些硬件项均随附于该评估板中

我用的硬件板卡是ZCU102，从Vitis AI的AI-Model-Zoo中下载了pt_unet_chaos-CT_512_512_23.3G_2.0模型的ZCU102文件，解压后发现只有编译好的.xmodel文件

使用在 ULTRA96V2 上运行的深度神经网络在 LiDAR 点云中进行 3D 对象检测的端到端演示。

零知识密码学是计算机科学领域在近 50 年间最引人注目的创新之一。零知识证明的一系列先天优势使其成为了各种区块链扩容和隐私解决方案的重要组成部分

Xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block，完成不同电气特性下对输入输出信号的的驱动和匹配要求。

本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Suite 和 Vitis™ 统一软件平台 2020.2 版。

本文介绍了在运行Ubuntu的脱机主机上安装Xilinx Runtime（XRT）和Alveo平台软件包所需的必要步骤。

展示面向专业音视频、广播和智能家居市场的先进且强大的 4K、8K、AV-over-IP 以及基于机器学习的解决方案。团队将展示各种利用自适应计算平台的现场演示

基于这些观察，机器学习的计算历史被划分为三个时代——前深度学习时代、深度学习时代和大规模时代。本文总结了用于训练高级机器学习系统快速增长的计算需求。

办公室有VCK190单板，运行在SD启动模式下，能进入Linux。但是现在在家办公，不能更改VCK190单板启动模式。

在开发过程中，有时候会根据一些实际情况在U-BOOT阶段完成一些外设的初始化，或者实现一些功能应用。本文给大家介绍一下如何在u-boot中通过增加自定义的command方式来达到这一目的。