模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。

为建立具备良好性能、功耗、价格平衡度的全新系统级封装（ SiP ）产品系列，Octavo Systems 将目光转向赛灵思 Zynq UltraScale+ MPSoC 平台，并推出全新 OSDZU3 产品系列，不仅将赛灵思 MPSoC 的性能与灵活性优势发挥到极致，也为Octavo System 的发展提供了更广阔的舞台。

时钟就是脉搏，能否工作全靠它！话不多说，直接上干货！文中全部使用GTX代指GT Transceiver，同样适用于GTH。

PYNQ-ZU是Zynq®UltraScale+™xczu5eg - 1sfvc784 MPSoc开发板，兼容Arduino、标准树莓派、LMC等各种接口，这使得PYNQ-ZU的具有极大的可拓展性与开源性。与PYNQ-Z2一样使用PYNQ框架，PYNQ 是 Xilinx 的一个开源项目

本视频演示如何使用机器学习从单个高分辨率相机输入创建“虚拟”相机。 分析单个高分辨率 4K 摄像机输入以识别面部并自动跟踪、裁剪和创建多个高清 (HD) 虚拟流。

在Xilinx的DisplayPort 1.4 IP的文档中，提到支持的器件为Ultrascale/Ultrascale+/Versal系列，但很多的客户基于成本的考量希望能在7系列的器件中实现DP1.4。

FIFO最常被用来解决写、读不匹配的问题（时钟、位宽），总结下来，其实FIFO最大的作用就是缓冲。既然是缓冲，那么就要知道这个缓存的空间到底需要多大。

理解GTX的必备姿势，学起来！

对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。

多看一些example design之后，你就会发现都是熟悉的配方~

可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）

CCF体系结构专委会“开源定制计算”冬令营是主要面向研究生的免费公益活动。由CCF体系结构专委会主办，北京大学高能效计算与应用中心、赛灵思学术合作部联合承办。

开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-下。

基于ZYNQ的multiBoot测试

缺陷检测加速应用是一种机器视觉应用，可使用 Xilinx Vitis 视觉加速计算机视觉功能库自动检测缺陷、产品（例如水果、PCB）的成熟度以及在高速工厂管道中进行分类。

许多具有ASIC设计背景的Xllinx用户转向使用FPGA。这些工程师习惯于使用命令行模式下的工具流程，并希望在FPGA设计中继续使用类似的流程。

IDC中国发布了2021上半年人工智能市场份额报告，整体市场规模达21.8亿美元，相比去年同期增速42.2%。

Harris 工程师需要设计和验证一种跨多个 Xilinx® Virtex® FPGA 的信号处理系统。在这种人工密集型流程中，完成对子系统定点模型的仿真后