Xilinx 发布的Linux Kernel，默认包含了以下选项

DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

Kintex UltraScale FPGA KCU105 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。

本指南详细介绍Vivado®工具中Tcl脚本的使用，查询和修改内存设计的自定义流程。讨论了使用Tcl程序来定义和共享自定义命令。

在IBERT测试中需要注意的有以下两个要点

MicroBlaze™处理器参考指南提供了有关32位和64位软处理器MicroBlaze的信息，它是Vivado®设计套件的一部分。该文件旨在作为MicroBlaze硬件架构的指南。

从官网能够很轻松的下载到vitis的安装包，可以下载Installer进行自动下载安装，也可以下载整个文件的压缩包，通过其中的setup进行安装。

Petalinux2020.01 内核DMA驱动调试过程分享

EGO1自从推出以来，为广大用户带来了丰富且易于上手的数字实验体验。然而随着用户的不断需求升级，客户对于EGO1有了更高的需求。因此我们开发了更多的EGO1可扩增模组

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。

以CPU为中心的数据中心时代已经落下帷幕。业界已经证明，当今数据中心面临的挑战无法通过单一的工艺类型解决。在优化数据中心性能方面，FPGA、CPU和GPU都起着至关重要的作用

为期5周的Adapt-中国站作为Xilinx Adapt 2021的延伸，正持续在线上举行。最新回放集锦已新鲜出炉，干货满满，请速速查收！

本期主要介绍Vitis/ViTis AI的相关应用技巧和赛灵思应用商城的介绍，以及Versal AI引擎的资源和应用详解。

就在边缘设备上部署解决方案而言，硬件必须拥有充足的算力，才能处理ML算法工作负载。人们可以使用各种深度学习处理单元(DPU)配置对Kria K26 SOM进行配置，还能根据性能要求，将最适用的配置整合到设计内。

使用 DFX 有助于设计者转而采用更少或更小的器件，降低功耗并提高系统升级能力。随时按需加载功能，更有效利用芯片。

本白皮书描述了推荐的设计方法，以实现对 Xilinx® FPGA 器件资源的有效利用，并在 Vivado® 设计套件中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。

此次研讨会，将会为大家介绍Xilinx RFSoC系列器件主要特性与优势，并针对其独特的架构做详细讲解。除Xilinx RFSoC解决方案之外，本次会议将对5G 毫米波/软件无线电系统应用及解决方案进行介绍及讲解。