本文描述 AI 引擎内核编码的复杂性。

本次为期2天的线下讲座，将基于边缘端器件，搭配Xilinx MPSoC官方开发板ZCU104，引领开发者快速搭建Vitis AI开发环境，熟悉Vitis AI开发的设计流程及其基本技巧

深鉴科技的DNNDK，是一个基于xilinx FPGA的SDK端的深度学习开发工具包，能够快速的实现深度学习的硬件化。本文来了解深鉴科技DNNDK内容。

本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。

了解 Vitis 2021.2 的新特性和增强功能

Zynq 7020 的 PS 端（ARM 端）的外设 IO（也叫 IOP）分为 MIO 和 EMIO，他们有什么区别呢？

如果要在 UltraScale+ 器件中执行手动眼扫描，重新排列程序会导致 PCIe 重新训练，降至第一代产品的速度，并停留在那里。

本文以Zturnboard为例介绍如何在SDSoC中使用OpenCV，本文在Ubuntu 16 64位,SDSoC2018.2(安装在ubuntu中)中测试通过。

2021 年 11 月 16 日至 12 月 14 日，Xilinx Adapt – 中国站即将于线上举行。作为 Xilinx Adapt 2021 的延申，Xilinx Adapt – 中国站将持续 5 周，并针对本土市场带来一系列量身打造的特色内容。

本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。

在这个项目中，我将创建一款用于智能办公室移动办公布局的应用。我将使用 Ultra96-V2 演示 Vitis AI 模型库和面向 PYNQ 的 DPU IP 核的编译流程。

虽然看起来AXI Interrupt Controller的intr[0:0]位宽无法修改，但实际上，添加一个Concat IP，这个IP可以设置In0的个数，设置为2。In0连接上中断线后，再把dout和intr相连

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。

随着智能计算逐渐渗透到数字世界的方方面面，如何更高效地应用智能计算，成为所有致力于改变世界的开发者所需面对的关键难题。

美乐威基于赛灵思Zynq® UltraScale+™ EV平台，打造了全新KVM坐席管理系统方案，能够提供前所未有的超低时延、高品质端到端音视频传输，成为千兆网环境部署的理想选择。

如何在 Vivado Design Suite 中定义 Verilog Macro？

近年来，AI 在边缘端的应用已成为不可阻挡的趋势，嵌入式AI指的就是这种在边缘端即可高效处理各种深度学习神经网络的应用加速模式。嵌入式AI能够让产品在设备层即可发挥智能化的检测、识别、分类等功能，因此成为智能产品开发或产业升级换代的热点。

本教程以米联客XC7A35T FGG484-2开发板为例，详细讲解一下用Xilinx Vivado 2020.1创建MicroBlaze软核工程，然后再用Xilinx Vitis 2020.1建立Hello World C程序工程的完整操作步骤。

本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。

Vitis™ 视频分析 SDK 旨在 Xilinx 目标平台或您自己的平台上构建和部署支持人工智能功能的智能视频分析解决方案的完整软件堆栈。