我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？

MPSoC的以太网控制器，支持配置4个MAC地址。如果以太网包的目的MAC地址与这4个MAC地址中的任何一个相同，都会接收。

在此次疫情防控中，AI、大数据、5G、云网络的运用可谓是“多点开花”。我们迫切的想要知道，在新冠“战役”的背后，FPGA发挥了什么作用？

本文仅对UG471 第3章《Advanced SelectIO Logic Resources》部分进行翻译和学习解读

赛灵思白皮书 WP526《可编程能力在新一代安全设备中的重要性》，探讨了多种防火墙架构，以及将赛灵思自适应器件的灵活性、可配置性及其 IP 和工具产品相结合，从而显著体提升安全处理性能。

如果是FPGA背景的，猛一看到GStreamer一头雾水，且慢我们拆解一下就没那么难理解了。

为了对器件的闪存进行编程，必须使用 Vivado/Vivado Lab 或 SDK/Vitis 应用程序。每个选项都有不同的设置过程和编程命令。

我们在使用Vivado创建工程时，每次都需要选择相关的板卡器件，比较麻烦，这篇文章就教你怎么创建属于自己的板卡文件，在创建工程时就可以像官方板卡一样在板卡列表里选择。

雪湖科技设计并研发的 “Yaddle MD” 是一个基于 FPGA 的分子动力学专用引擎。这是一种在赛灵思 Alveo™ 加速器卡上实现的分子动力学计算专用解决方案。

大学生方程式汽车大赛是全球最大的大学生工程师竞赛，有来自全球大约1000所大学的团队参加。来自挪威科技大学的Revolve团队成立于2010年，已经打造了9辆方程式赛车，其中包括5辆四驱电动车。

在 Vivado Hardware Manger 中，无需重新编程即可擦除闪存。我如何只能擦除闪存而不写入新的引导映像？

SelectIO，就是I/O接口以及I/O逻辑的总称。《UG471--SelectIO》 篇可以分成3部分：第1部分介绍I/O的电气特性，第2部分介绍I/O逻辑资源，第3部分介绍高级的I/O逻辑资源（serializer/deserializer）。

本文基于平头哥半导体公司开源的openE902 core、以及smart soc代码，做了FPGA的软件测试。

按Xilinx的XTP613 - VCK190 Board Interface Test v2.1，运行BoardUI.exe，执行vck190 BIST 测试。注意，在开始之前，需要安装QSPI Flash子卡 X-EBM-01。

本文主要描述如何应用Xilinx的SD-FEC集成块硬核资源，进行5G-NR 通信系统PDSCH和PUSCH信道编解码开发。主要从SD-FEC集成块硬核特性、配置流程和注意事项等进行说明。

在 Tandem PROM 配置中需要 Configuration Persist。在第二阶段配置完成后，用于第一阶段和第二阶段配置的双用途 I/O 不能重新用作用户 I/O。

Xilinx 7系列采用的是AES-CBC块加密的模式，而UltraScale & UltraScale+采用的是AES-GCM流加密模式，效率更高且自带GMAC信息校验码，用以校验密文完整性。加密方式及操作上大同小异，本文仅介绍7系列和Zynq-7000裸机打包bin文件的加密方法。

描述将 5GNR 无线电与邻近的其他高功率无线电共置一地对设计和架构选择的影响和注意事项。

由赛灵思 MPSoC 和 Motovis IP 协助打造的 OX08B40 提供更大的检测范围和更宽的视角，让汽车驾驶辅助系统更加安全

关于傅立叶变换，无论是书本还是在网上可以很容易找到关于傅立叶变换的描述，但是大都是些故弄玄虚的文章，太过抽象，尽是一些让人看了就望而生畏的公式的罗列，让人很难能够从感性上得到理解