公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤
本文描述了Vivado®设计套件中使用的电路设计元素，并与带有AI内核的Versal™ ACAP器件相关。元素细节包括VHDL和Verilog实例化代码、原理图符号、真值表以及设计元素的其他特定信息。
本次创客马拉松参赛队伍需要通过使用基于PYNQ的智能小车，在完全未知地图的情况下，通过所提供的传感器完成主办方指定的挑战。最后进入决赛的队伍，则需要根据主办方提供的传感器清单，提出自己的创意并将其实现。最终，主办方将结合竞速日成绩和决赛所展现的创意，评选出最佳表现奖、最佳创新奖和最佳新人奖，并给予现金奖励。
Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。
本文描述如何执行基于模型的设计，在 Simulink 环境中实现快速设计探索，并通过自动代码生成加速 Xilinx 器件的生产路径。
赛灵思即将为大家带来多场线下技术交流活动，并且提供免费的KV260硬件平台现场上手实践的机会。一方面帮助已经报名和申请过硬件的参赛者们进行面对面赛事辅导；另一方面赛灵思一如既往地鼓励广大开发者和爱好者们通过研讨会进一步了解我们的最新软件开发技术与生态，更好地增强相关知识与能力。
Vivado 仿真器 中的实时仿真包含以下内容：
<li>波形数据库文件 (WDB)，其中包含所有仿真数据。</li>
<li>波形配置文件 (WCFG)，其中包含与波配置中的对象相关联的顺序和设置。</li>
这两种类型的文件之间有什么区别？它们之间有什么关系？
赛灵思应用商店提供一个强大的平台，其可使用一个简单易用的安全数字版权管理 (DRM) 基础架构来发布、营销和销售您的解决方案，以覆盖云和本地范围内的全球客户。操作非常简单，我们的应用采用支持 DRM 的 Docker 容器封装，非常安全，可提供便捷的信用卡结算。
本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。
对于任何一项设计，要想尽可能实现最低的功率包络，都需要在设计周期早期准确估算功耗。早期估算有助于选择合适的器件、充分发挥架构优势、更改设计拓扑，以及使用不同 IP 块。在设计阶段早期妥善权衡取舍，可以帮助用户在满足规格要求的同时，将自身产品更快速推向市场。本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用 Xilinx Power Estimator (XPE)。
FPGA 能够自适应生成定制计算架构，以前所未有的灵活性、更短的设计周期、更低的开发成本，助力各类机器人应用。机器人是一种复合系统，它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成，从而对其应用做出连贯一致的响应。在很大程度上，机器人技术是一种系统集成的艺术，在软件和硬件方面皆是如此。
在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？
为期2天的培训课程，介绍了基于Vitis HLS工具的综合策略、特性，如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项；最终，还将通过基于图像处理的实际案例分享，给学员展示完整的Vitis HLS工程开发过程，以及如何进行有效的设计优化和调试。
在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。
如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束，约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析，我该如何从时序分析中排除跨时钟域路径呢？
在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。这种情况下，如何才能不重新Implementation的情况下生成bit呢？
在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚，因此不能用于其正常功能。
