对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。

多看一些example design之后，你就会发现都是熟悉的配方~

可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）

CCF体系结构专委会“开源定制计算”冬令营是主要面向研究生的免费公益活动。由CCF体系结构专委会主办，北京大学高能效计算与应用中心、赛灵思学术合作部联合承办。

开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-下。

基于ZYNQ的multiBoot测试

缺陷检测加速应用是一种机器视觉应用，可使用 Xilinx Vitis 视觉加速计算机视觉功能库自动检测缺陷、产品（例如水果、PCB）的成熟度以及在高速工厂管道中进行分类。

许多具有ASIC设计背景的Xllinx用户转向使用FPGA。这些工程师习惯于使用命令行模式下的工具流程，并希望在FPGA设计中继续使用类似的流程。

IDC中国发布了2021上半年人工智能市场份额报告，整体市场规模达21.8亿美元，相比去年同期增速42.2%。

Harris 工程师需要设计和验证一种跨多个 Xilinx® Virtex® FPGA 的信号处理系统。在这种人工密集型流程中，完成对子系统定点模型的仿真后

对于我们使用Xilinx或其他的成熟IP而言，IP相当于一个黑匣子，内部实现的逻辑功能我们知道，但是控制不了，只能默认OK；一般而言，成熟IP都是经过反复验证和使用，确实没有什么问题。所以，IP能不能用，首先要做的就是确保时钟和复位。

在Vitis HLS 工具中，要真正完成AXI总线突发，我们需要一个合适的代码风格并结合恰当的指令设置来达到这个目的。本章节带大家看看如何玩转AXI总线突发读写的代码风格-上。

使用Jtag Master调试FPGA程序时用到tcl语言，通过编写tcl脚本，可以实现对FPGA的读写，为调试FPGA程序带来极大的便利，下面对FPGA调试过程中常用的tcl语法进行介绍，并通过tcl读FIFO的例子，说明tcl在实际工程中的应用。

2021自适应计算挑战赛赛程已过半，近期在开发设计过程中，我们收到众多开发者对于硬件板卡的资料查找询问。XILINX开发者社区特此整理了关于3个硬件赛道板卡在项目设计和开发时的时间周期安排与各硬件设计时做需要的资料介绍，希望对大家有所帮助。

本文演示如何使用Vivado® Design Suite创建一个从HDL综合到BIT文件生成的动态功能交换（DFX）设计。通过DFX，您可以对使用中的Xilinx®器件的某些区域进行重新编程和重新使用，同时该器件继续运行。

由于现在Sony的图像传感器靶面越来越大，100M像素以上的也很多；帧率也越来越高，1000fps以上的也不在少数，因此SLVS-EC接口在至少在Sony的Sensor上会用得越来越多。

Aurora 广泛用于需要背板、电路板间和芯片间连接的应用。细分市场包括有线通信、存储、服务器、测试测量、工业、消费和医疗等。此外，Aurora 也可用作嵌入式处理器应用中的调试端口。

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。