本直播将为您详细介绍在 AI Benchmark 的测试中能达到90%以上的计算效率的 AI 芯片，以及如何使用 VCK5000 加速 AI计算的设计方法和设计资源。

采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。

本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。

本文描述在 Versal® ACAP 中实现电源排序的各种方法。

该视频介绍了电源域和电源状态的概念，以及如何在您的设计中使用 Ultra96 实现电源域切换。

本文我们通过一个具体的实例，演示HLS设计流程。

Vitis 统一软件平台 2022.1现已推出！

Vivado® ML 2022.1 在 Vivado ML 标准安装中可支持 Versal Premium VP1202、VP1502、VP1702 和 VP1802 器件。

搭载赛灵思 Zynq RFSoC 架构的 Evenstar RU 使用相同的基础硬件即可提供能够满足广泛应用需求的灵活性，包括4G/5G、毫米波和 sub-6GHz。

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证

本视频描述了使用频率调整优化单位功率性能，以及频率调整方法及其权衡。

SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下

该视频介绍了 Power Islands 及其 API 的概念。

以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中，PLM 在 PMC 内执行，并用于引导 APU 和 RPU。

Power Advantage Tool 用于监控设计中的功耗。本视频介绍了如何设置 Ultra96，并提供了在其他评估板上的设置链接。

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。

时间敏感型网络（ TSN ）是工业自动化领域的一项重大进步，通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。

在本次研讨会上，我们将详细介绍如何在AMD Xilinx VCK5000加速卡上实现超高效率的 AI 以及其他全线计算加速。

赛灵思作为可编程器件的领导品牌，在汽车电子系统，尤其在传感器融合方面提供了全面的方案。且待本文向您徐徐道来