Megh 开发了视频分析解决方案 (VAS) 来解决零售供应链中的库存损耗问题。该解决方案主要针对不同的使用案例，包括零售场所的防欺诈、制造中的库存跟踪，以及物理安全的视频监控等。 该解决方案在 Megh 的实时分析平台上运行，该平台可将整个实时分析流水线映射到集成在用户应用中的多个联网 FPGA 中

Zynq® UltraScale+™ RFSoC ZCU208 评估套件是面向开箱即用评估及前沿应用开发的理想 RF 测试平台。该套件包含 UltraScale+ RFSoC ZU48DR，其集成 8 个 14 位 5GSPS ADC、8 个 14 位 10GSPS DAC 以及 8 个软决策前向纠错 (SD-FEC) 内核，专为快速启动 RF 类应用而设计

此次“自适应计算挑战赛”面向所有独立开发者和初创企业。比赛要求使用 Vitis / Vitis AI 在 Xilinx 平台上实现算法和应用的硬件加速。获奖者将获得奖金！ 立即注册并开始设计吧！

在Xilinx平台上，可实现的PTP精度受所用架构而不是硬件的限制。这是一种范式转换，它使开发人员可以在仍使用标准硬件平台的情况下达到其应用程序所寻找的精度。

有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global。但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题

INT8提供了比浮点数更好的性能，精度可与AI推论相比。但是，如果INT8在有限的资源下无法满足所需的性能，则INT4优化就是答案。通过INT4优化，与当前的INT8解决方案相比，Xilinx可以在实际硬件上实现高达77％的性能提升。

现代 RF 信号链对于跨多通道的数据转换器性能具有极高的要求。换言之，对于赛灵思 RF Data Converter 而言，关键要求之一是在多个 ADC/DAC Tile、RFSoC 器件甚至开发板之间都必须保持同步。了解赛灵思如何探索多块同步 (Multi-Tile Synchronization) 问题解决之道

赛灵思与Hackster.io携手推出的首届赛灵思自适应计算挑战赛现已拉开序幕。赛灵思诚邀独立开发者和初创企业参赛，借助Vitis™ 统一软件平台和 Vitis AI 发挥杰出才能，为加速工作负载开发创意设计解决方案。两项竞赛的报名已于 2020 年 7 月 7 日正式启动。以下是本次竞赛的参赛指南

本文将着重讲述TLP的存储器、配置、IO读写请求和原子操作、消息报文几种操作请求，其中主要从其结构和特点进行分析。

恒扬数据基于FPGA的数据中心LoadBalancer加速解决方案通过提供高性能网关加速服务，可以帮助客户数倍提升基于软件的网络LoadBalance性能，快速缓解数据流量激增带来的性能压力，并大幅削减扩容带来的费用开支。

在此视频中，我们展示了一个 Xilinx 实时视频服务器一体机参考架构，该一体机使用 8 个 Alveo™U50 数据中心加速卡构建。使用此架构，在带有 AMDEPYC® 处理器的 HPE Proliant DL-385 服务器上实现高质量 1080p 实时视频流的实时解码/编码。

2020世界人工智能大会，

观展指南来了！！

关注小编不迷路

小编带您逛展会 - 仅限赛灵思展位哈

嘿嘿~

首先，重磅介绍 ——

Xilinx FIR IP的介绍与仿真

近期，在推动 IT 基础设施向异构计算转型的过程中，赛灵思与 VMware 展开协作，在 VMware 的云计算虚拟化平台vSphere上测试 FPGA 加速。由于赛灵思 FPGA 越来越广泛地应用于 ML 推断加速，本文将展示的是如何将赛灵思 FPGA 与 VMware vSphere 相结合，在虚拟部署和裸机部署上实现基本相同的高吞吐量、低时延 ML 推断性能。

7月8日至7月11日，世界人工智能大会（WAIC）首次以线上方式举行，与此同时，我们邀请到赛灵思人工智能业务高级总监姚颂、赛灵思人工智能研发高级总监单羿以及赛灵思学术与创新生态高级经理陆佳华，围绕AI芯片技术与产业发展、AI算法研发趋势及未来法向、AI教育与人才展开深入交流，一窥AI发展的过去、现在与未来。

Xilinx 隆重推出自适应计算挑战赛！比赛要求开发者和初创企业使用 Vitis™ / Vitis™ AI 在 Xilinx 平台上实现算法和应用的硬件加速。开发者冠军将获得 1 万美元奖金，初创企业冠军将获得 10 万美元奖金！

上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。

AI初创公司Mipsology正在与Xilinx合作，据说打算让FPGA依靠一个附加命令取代AI加速器中的GPU。Mipsology的“zero effort”软件Zebra可以转换GPU代码，使其能在FPGA上的Mipsology AI计算引擎中运行，同时无需改写任何代码或进行重新训练

Vivado® Design Suite HLx 版本可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast™ 高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力。