云计算已经成为了一种新的计算范式。对于云计算而言，虚拟化是一项必不可少的技术，通过将硬件资源虚拟化，可以实现用户之间的隔离、系统的灵活可扩展，提升安全性，使得硬件资源可被充分利用

Xilinx 提供了一个基于命令行的自包含实用程序，称为 xclbinutil。 您可以将其用于 Xilinx 加速器二进制容器文件（.XCLBIN）。本视频将带您了解使用 xbutil 检查、报告并修改 xclbin 内容的基本步骤。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=6154770691001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

通过本次研讨会，您将更详细地了解 Alveo 加速卡的优异性能，以及来自 Deepoly 公司的 ThunderImage 超高性能图像处理方案的加速能力。

MIPI是移动领域最主流的视频传输接口规范，没有之一，目前应用最广泛的是MIPIDPHY和MIPI CPHY两组协议簇，其中CSI-2主要用于图像接入，DSI-2主要用于图像输出。本文主要以CSI-2为例进行仔细说明，DSI-2雷同，举一反三即可。

本文介绍了Wireshark的快速FPGA实现FFShark。其结果是一个紧凑的、相对便宜的直通设备，可以插入任何正在运行的100G网络中。数据包将在FFShark中传输，不会中断，并且附加的延迟最小

Vivado 集成设计环境支持将通用验证方法学 (UVM) 应用于Vivado 仿真器。Vivado 提供了预编译的 UVM V1.2 库。请遵循以下步骤创建示例设计测试案例，以便在工程模式下使用 UVM。本文随附了 1 个简单示例，可供您下载解压使用。

调制就是把要传递的信号“搬运”到规定的频率附近，从技术上说，天线的尺寸和电磁波的波长差不多的时候，才能获得较高的发射效率，假设信号是10MHz,那么波长为30m，这么长的天线显然是不现实的。因此需要把信号调制到较高的频率，减少天线的尺寸

本视频解读 DFX 布局规划基本信息视频，介绍了扩展布线区域的使用。这项 Vivado 功能面向 UltraScale 和 Ultrascale+ 器件，可改善 DFX 设计结果，设计人员创建其布局规划时应考量如何运用此功能

本周，IBM声称，其神经计算机系统达到了每秒120万帧的训练时间，创下了最新记录。IBM在AI模型训练上实现了大突破，可与最先进的技术相匹敌。网友对此表示简直不敢相信！

上期我们分享了王伟老师的 技术文章解析（上），本期将会给大家带来下集解析，Ultra96v2petalinux 2019.2软件平台设计与调试和Vitis AI Linux加速平台的介绍。

Ultra96是第三方一款性价比较高的低成本可以用于AI的开发板，比较适合教学工作。但官网上仅有2018.3的不含Wifi的DPU和不含DPU的Ultra96 BSP的硬件文件，既没有含Wifi和DPU双重功能的BSP，更没有最新的2019.2 BSP文件和Vitis平台的文件，这是我们应用最新的Vitis AI软件的最大障碍

各位开发者小伙伴请听题：

请问，Vitis 从入门到实践需要几步？

这个过程比大家想象中简单

答案是：只需四“部”

为什么是四“部”？

答案马上揭晓

作者：付汉杰，<a href="mailto:hankf@xilinx.com">hankf@xilinx.com</a&gt;，文章转载自：<a id="link_3" href="https://www.cnblogs.com/hankfu/p/12017038.html">博客园</a&gt;

本视频围绕 UltraScale 和 UltraScale+ 架构，回顾了 DFX 布局规划基本信息；并提供了通过创建更优化的布局规划来改善设计结果的策略和技巧。

在仿真验证中，SV语言不能很好的描述复杂的计算或者流程关系，使用软件语言（比如C）就比较方便。那么当我们使用C描述了这些关系后，如何在基于SV的仿真环境中使用呢？有两种方式，一种是将C编译为可执行文件，利用系统函数进行调用。另

初识XILINX，是PYNQ-Z2。当时刚学完学校的数字电路课程，对FPGA并不了解，学校课程也仅仅是用VHDL验证了一些基础的FPGA实验，例如生成一个n进位序列码。并不知道FPGA有这么广阔的应用。在一次王伟博士的培训上，我第一次接触到了PYNQ。在讲座中，我运行了一个PYNQ的demo。通过USB摄像头检测边缘处理

赛灵思嵌入式处理产品组合中的赛灵思嵌入式软件堆栈组件简介。
<iframe src='https://v.qq.com/txp/iframe/player.html?vid=q0962j46so5&#039; allowfullscreen frameborder=0 width="600" height="400"></iframe>

VCU TRD 2019.2配套有多个硬件工程。每个硬件工程中的PL设计不一样，需要的devicetree的节点不一样。PetaLinux根据XSA/HDF文件，生成对应的pl.dtsi。换XSA/HDF文件，新的pl.dtsi可能增加或者减少了devicetree的节点

作为最早采用 Versal ACAP 的企业，Keysight Technologies 展示了如何使用 Versal ACAP AI 引擎来加速 5G 及更高版本的高级分析。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=6155069842001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

FPGA 传输的数据为单沿数据，而 PHY 传输的数据为双沿数据，所以FPGA 发送心跳包的最后需要使用 ODDR 原语将单沿数据转换为双沿数据。通常情况下 FPGA 处理数据使用的时钟为晶振产生的时钟（FPGA 时钟），而 FPGA 传输来的数据经过ODDR 原语后转换为双沿的数据都是和 PHY 的时钟同步