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Xilinx 发布“Medical First”战略,优先支持全球医疗客户“抗击疫情”

被世卫组织称为全球性“大流行”的新冠肺炎疫情,正以每天数万人确诊的速度急遽攻城略地,医疗用品和医疗设备的严重短缺已经成为抗击病毒一线最迫切的难题。在这样一场全球浩劫当中,任何人的任何努力都将为打败这场“疫情”提供助力

赛灵思在线支持资源 - 可用资源的获取途径及其适用场景

今天来和大家聊聊我们提供的各类支持的资源。大家在做设计中离不开各类的技术文档,遇到问题时也急需各类资源来支持。赛灵思拥有各种在线资源,包括技术文档、答复记录、维基和论坛,本篇博文正出自论坛。

【视频】使用 HLS 实现任务并行和流水线化

了解 Xilinx HLS 技术如何使用可移植的 C 代码提取和实现任务并行。
本视频基于 <a href="https://developer.xilinx.com/">developer.xilinx.com</a&gt; 上推出的文章

【干货分享】以MicroZed单板为例,Vitis嵌入式软件开发极速入门

Vitis是Xilinx新推出的统一软件平台,可实现在 Xilinx 所有芯片(包括 FPGA、SoC 和 Versal ACAP)上开发嵌入式软件和加速应用。Xilinx主要宣传Vitis可以为异构平台的应用实现加速。其实,Vitis也能完美的支持嵌入式软件开发。下面以MicroZed单板为例,介绍在Vitis里如何创建嵌入式软件工程,并且编译和调试,直到启动。

Ultra96基础学习篇——(7)移植Ubuntu桌面操作系统Linaro

一直想移植高版本的ubuntu系统,但都是文本终端的,安装桌面操作总是出问题,没办法折腾一顿只能回来安装网上常用的12版本的。

Alveo 精选系列研讨会(一)| 人和未来:基于 FPGA 的生命科学大数据计算

通过此次研讨会,您将了解 Genetalks 如何借助 Alveo 实现惊人的大数据加速,以及如何借助这一利器为当前的疫情反击和超大数据基因组分析研究与实践提供强大支持

【视频】Xilinx 嵌入式 Linux 构建流程:PetaLinux 工具

本视频简要介绍了 PetaLinux 工具开发与构建环境。 了解该工具如何帮助客户:(1) 构建面向 Xilinx 器件的 Linux 版本;(2) 快速评估 Xilinx 嵌入式平台。

AXI 基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用

在某些情况下,通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中,我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。首先,编写 HDL (Verilog) 代码,然后将其封装为 IP,最后将此 IP 添加到 IP IntegratorBlock Design (BD) 中。

基于JESD204 IP核的设计实现方法

本篇参考xilinx官方JESD204 IP核的数据手册PG066,具体介绍基于该IP核的JESD204B数据传输实现方法~

【分享】快速实现Flash自动烧写功能

Xilinx SDK Flash Programmer 支持Flash烧写。但是市场上Flash型号众多。不是所有的Flash型号,Xilinx SDK Flash Programmer都支持。如果遇到不支持的Flash型号,可以自己通过U-Boot实现一个简易的Flash Programmer。本文以Xilinx SDK 2018.3为例。

ZYNQ的ARM和FPGA数据交互——AXI交互最重要的细节

在Xinlinx的ZYNQ中,拥有ARM+FPGA这种架构,每款产品均带有双精度浮点的双核ARMCortex-A9MPCore处理系统,ARM(PS端)具有比较强的事务管理功能,可以用来跑界面以及应用程序等,其优势主要体现在控制方面,里面整合了很多现成的硬件资源供编程调用。FPGA(PL端)灵活性强,拥有更大的并行度和计算能力

AXI 基础第4 讲——使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具

在 AXI 基础第 2 讲 一文中,曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中,我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证(和查找错误)

AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真

在这篇新博文中,我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中,并对 AXI4-Lite 接口进行仿真。随后,我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。

【分享】提升Xilinx文件(国外文件)下载速度和可靠性的办法

Xilinx文件基本都放在国外的服务器上。如果直接使用浏览器下载,在国内下载,速度一般比较慢。如果超过时间没有下载完,连接还会失效,导致反复下载也不能成功,成功率比较低。为了提升Xilinx文件下载速度和可靠性的办法,建议使用专门的下载工具

Ultra96基础学习篇(6)——PetaLinux创建BOOT.bin升级版

如上一篇最后提到的,最初接触PetaLinux也不懂,只能去尝试去找资料。我是通过用ZCU102的一个BSP去生成工程时,读到了其中的README,找到了如何去配置相应的开发板,只介绍Ultra96的相关配置问题。

Ultra96基础学习篇(5)——PetaLinux创建BOOT.bin

在开发板上移植Linux系统,才能完整的实现嵌入式软硬件协同。之前对Linux开发没怎么接触过,只会点简单的操作。但对于移植Linux基本够了。PetaLinux的学习跟操作主要是依照手册ug1144和ug1157。

Ultra96基础学习篇(4)——PetaLinux安装

后面需要用到PetaLinux去生成BOOT.bin,根据ug1144-petalinux-tools-reference-guide搭建环境并安装PetaLinux。我装的是2018.2,下载的是petalinux-v2018.2-final-installer.run。

HLS与RTL语言使用情况调查

经常听人说,Verilog或VHDL与HLS相比,就好比是几十年前的汇编语言与C语言,HDL迟早会被HLS取代的。这些话已经讲了有一二十年了,还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述,调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况,值得一看。

抢先目睹 | 清华大学汪玉团队FCCM20最新研究解析

云计算已经成为了一种新的计算范式。对于云计算而言,虚拟化是一项必不可少的技术,通过将硬件资源虚拟化,我们可以实现用户之间的隔离、系统的灵活可扩展,提升安全性,使得硬件资源可被充分利用

FPGA的基础架构,什么是CLB?

CLB是指可编程逻辑功能块(Configurable Logic Blocks),顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同,但是每个CLB都可配置,在Xilinx公司的FPGA器件中,CLB由2个 相同的SliceL或则一个SliceL和一个SliceM构成