作为近年来被普通大众认可的“提升幸福指数”产品，智能门锁这个由欧美国家发起、日韩普及的居家用品在中国市场不断渗透。随着市场用户教育深化、消费升级加速等因素影响，2020 年中国智能门锁市场规模将有望达到 340.6 亿

赛灵思全球分销合作伙伴——全球领先的技术解决方案提供商安富利公司亚洲宣布，其和 AI 软件领域的创新企业 Mipsology 达成协议，将向其亚太区客户推广和销售 Mipsology 的独特的 FPGA 深度学习推理加速软件 —— Zebra 软件平台

自定义 RTL Verilog 代码可以替换 HLS 项目中的 C 函数。 然后，通过 JSON 文件并使用 ap_ctrl_chain 协议将 RTL 编织到其余 C 代码中，以管理 RTL 和 C 代码之间的数据事务。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=6140606571001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

瑞萨电子今日宣布推出三款易于使用的电源管理IC（PMIC）参考设计，用于为Xilinx Artix-7、Spartan-7系列FPGA以及Zynq-7000 SoC的多个电源轨供电，并可选配DDR存储器。瑞萨与Xilinx紧密合作，提供低风险且易于开发的电源解决方案，以加速FPGA和SoC设计

具体方法与 SDK 的多核工作实现方法基本一致，详细操作可以参考 zcu102 系列文档。本文的代码工程继承 vitis_zcu102_1 文档。

针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用

这次主要分享一下Xilinx官方的QTV：如何在 Alveo 卡上快速使用 Vitis 进行开发的视频，主要是可以对Vitis有个快速的认识。

作为Python的官方第三方软件存储库PyPI，目前已将超过222,000个项目收纳囊中，PYNQ作为一款将Python开发语言与FPGA硬件设计完美衔接的产品，自然也是迫不及待地入住PyPI。点开PyPI主页面搜索PYNQ，可以看到已经有边缘PYNQ, Alveo板卡

APU系统中CPU以串行执行代码的方式完成操作，软件方式很难做到精准计时，因此调用内部定时器硬件完成计时是更好的选择。本文以定时器中断方式控制LED周期性闪烁为例学习私有定时器的使用。同时学习如何将软件程序与硬件比特流文件一起固化到SD卡中，实现上电自动配置与启动自定义系统

JESD204B是JEDEC委员会制定的一种串行接口标准，这种接口标准定义了数据转换器(ADC、DAC)和数字处理器(FPGA、 ASIC等)之间的数字信号传输方式。它作为第三代标准，补充了JESD204、JESD204A这前两代标准的不足之处。

2006年4月，JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)。在这个原始标准中，一个或多个数据转换器与接收器之间的串行链路被定义为有且只有一条数据通道(lane)

ADC芯片会包含许多性能参数，而我们在选择ADC芯片时，其中有一项关键性的参数值得关注，即数字化的数据输出接口类型(the type of digital data output)。目前在高速ADC芯片中，使用最广泛的数据输出接口类型有3种

本指南介绍赛灵思 Alveo™ 数据中心加速器卡的解包、安装和启动。

Zynq® UltraScale+™ RFSoC ZCU216 评估套件配备第三代业界唯一单芯片自适应射频平台，是快速原型设计和 RF 应用开发的理想平台。该视频介绍了 ZCU216 评估套件提供的重要板载组件和配件。

神经网络中涉及到大量的张量运算，比如卷积，矩阵乘法，向量点乘，求和等。神经网络加速器就是针对张量运算来设计的。一个神经网络加速器通常都包含一个张量计算阵列，以及数据收发控制，共同来完成诸如矩阵乘法，卷积等计算任务

上一篇安装完相关程序后，这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台，具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS， PS 端的 IO 分配相对是固定的，不能任意分配，而且不需要在 Vivado 软件里分配管脚，虽然本实验仅仅使用了 PS，但是还要建立一个 Vivado 工程，用来配置 PS 管脚

建立基于 zcu102 开发板的 Vivado 工程。建立 Block Design，添加 Zynq UltraScale+ MPSoc 的 IP。点击 Run Block Automation，自动配置 IP 模块。双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。

指导 SDK 用户如何将现有 SDK 项目迁移至 Vitis™ 统一软件环境

vitis虽然已经发布很长时间了，但是我就要尝鲜。。。首先是安装，本教程分两个主要的平台（WIN10和Ubuntu）给出安装教程和源文件。

本篇文章来测试Tutorials中的第2个例子：Mixing C++ and RTL Kernels。该例子中进行了两个步骤的实验，分别是sw_emu和hw_emu，我这变还是会继续在硬件上直接测试。