学习Ultra96，在http://zedboard.org/support/design/24166/156可以下载Ultra96的相关教程，入门教程有Tutorials 01 to 04。可以根据其来熟悉开发板。

该视频介绍了如何在 Vitis 命令行流程中进行 GDB 调试。视频前半部分简要介绍了流程。简介之后有一个有关在 Vitis 中进行 GDB 调试的演示。
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本篇主要参考其官方文档介绍JESD204IP核的端口信号含义，其实该篇本人写起来挺无聊的，大家读起来应该也很枯燥，但开发JESD204时每个端口信号的含义和使用规则必须了然于胸，所以不得不仔细解释一些端口信号，以后忘记了就当中文手册查看吧~

SP701 是一款基于赛灵思 Spartan®-7 FPGA的评估套件，Spartan-7 FPGA 是赛灵思 28nm 7系列 FPGA 中最佳性能功耗比的器件系列，是传感器密集型应用（如工业网络、嵌入式视觉和汽车等）的理想选择。本文作者赛灵思工业业务部市场营销主管 Michael Zapke ，就如何在工业领域发掘该开发板的价值提供了详细攻略

基于FPGA的灵活可配置以及强大扩展能力，PYNQ板卡可以连接各种外设，比如Seeed Studio和DFRobot就有大量的传感器外设可供选择，结合AWS Greengrass等IoT解决方案 (国内BAT公司也有类似解决方案), 就可被应用于工业物联网、智能家居等应用场景，也可以使用到无人驾驶等领域。

同学们在学网络课程的时候都知道，除巨帧外，常见的以太网帧的长度范围是64字节到1518字节，并且因为最初总线型半双工的组网原因，人们制定了CSMA/CD协议，规定了以太网中最短帧为64字节。然而，互联网的发展日新月异，今天的网络早已不是当初的半双工模式

在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。

IBM PowerAI Vision 可简化 AI 模型的构建与部署过程，无需 AI 专业技术，便可实现图像分类和对象检测等功能。 现在，您可使用 IBM PowerAI Vision 通过 Xilinx Alveo U50 灵活应变的加速卡来加速推断。 IBM PowerAI Vision 使用 Xilinx Vitis AI 与 FPGA 集成，因此不必成为 FPGA 开发人员，便可利用其优势

首先要下载Ultra96的开发板定义文件（Board Definition Files），https://github.com/Avnet/bdf，从GitHub上下载AVNET所有开发板文件，如下所示

近日，据冰岛国家广播公司网站报道，当地一名新冠肺炎患者被检测出体内存在两种新冠病毒，可能是全球首个“双重感染者”。中国科学院院士周琪 26 日接受采访时也曾指出，病毒要存活下来变异是必然的。面对正发生快速变异的新冠病毒，监视并及时有效地发现潜在的病毒变异成为全球抗疫新阶段的重点

疫情期间是真爽，睡觉睡得我啥也不想干，本来也琢磨着继续更新，无奈开工就很忙，天天只想睡觉，自从爽了一个月，我就只想睡觉，看来我要买点亚麻籽油提提神了，碰巧最近有网友问他的双核没法正常工作，我试了下，是可以的，但是这当中也遇到点bug，好吧，开始干活吧

Ultra96板子是AVNET开发的，看价格也是比较便宜的。是基于Xilinx Zynq UltraScale+ MPSOC系列的芯片，具体使用的是：Xilinx Zynq UltraScale+ MPSoC ZU3EG SBVA484。板子本身比较比较小，外设模块也很少，其主要特点及开发板框架如下所示

在网络培训、大数据和 ML 研究三方面快速发展的推动下，所谓“深度学习”正迅速成为主流。这种说法在嵌入式视觉应用中体现得最为明显，其最终目的是教会机器“领会”。嵌入式视觉应用的范围似乎是无穷无尽的，从确保生产线零缺陷的机器视觉摄像头，到监控交通、检测盗窃和灾难的杆装“智慧城市”摄像头

Vitis视觉库可用于构建Vivado®HLS中的应用程序。本节详细介绍如何将Vitis vision库组件集成到Vivado HLS 2019.2的设计中。本节提供了有关如何通过Vivado HLS 2019.2 use flow运行单个库组件的步骤，其中包括C仿真、C合成、C/RTL联合仿真以及将RTL作为IP导出

Vitis™ AI 开发环境是赛灵思的开发平台，适用于在赛灵思硬件平台（包括边缘应用和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在赛灵思 FPGA 和 ACAP 上充分发挥 AI 加速的潜力。

现代数据中心正在迅速发展。在这种情况下，部署强大灵活的基础架构的需求从未如此迫切。展示 Xilinx Alveo 如何处理苛刻的数据中心工作负载。

PYNQ是利用Python语言对ZYNQ进行开发的项目。PYNQ从SD卡中启动，从镜像文件中加载系统程序，通过网口连接到浏览器上的Jupyter Notebook，在上面进行Python开发。ZYNQ包括一个双核ARM Cortex-A9处理器和一个FPGA，即处理器系统(PS)和可编程逻辑(PL)，主要通过AXI接口连接。

目前xilinx的Zynq UltraScale+系列MPSoC面市已经快五年了，但是由于其价格居高不下，目前在产品中的应用还是以高端为主，低端比较少见，大部分玩家还是基于各种开发板在玩，本文就给大家介绍介绍各种各样的开发板，最后给大家推荐一款国产的基于Xilinx的Zynq UltraScale+系列开发套件

Xilinx公司的JESD204 IP核能够实现复杂的JESD204B协议，支持的速度范围为1Gbps~12.5Gbps。该IP核可以被配置成发送器或者接收器，不能配置成同时收发。目前该IP核仅支持vivado软件，不支持ISE，且仅支持xilinx公司的7系列及其以上系列的FPGA硬件。该IP核的主要特性包括以下几点

面对全球范围内来势汹汹的 COVID-19 疫情，赛灵思全体同仁致力于积极为抗击疫情贡献自己的力量。在这一危机时刻，实际行动比夸夸其谈更响亮 （Actions Speak Louder than Words）。今天，我很自豪地宣布，赛灵思已经为 COVID-19 危机事件捐款 110 万美元。所有捐款均已用于支持全球抗击该疫情至关重要的组织