按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。
硬件描述语言（verilog，systemVerilog，VHDL等）不同于软件语言（C，C++等）的一点就是，代码对应于硬件实现，不同的代码风格影响硬件的实现效果。好的代码风格能让硬件“跑得更快”，而一个坏的代码风格则给后续时序收敛造成很大负担。
时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。
Alveo 自适应加速器卡及 Vitis 开发环境为开发者提供了异构加速框架，用户可以从繁杂的硬件平台设计中腾出手来，只需要专注于开发专有的、高性能的加速核，从而先于市场一步实现超越软件的性能。
像IIC、LED、KEY等都属于字符设备，这些设备的驱动是所有驱动类型中最为简单的。块设备是另外一种不同于字符设备的类型，这两类设备在linux的驱动结构中有很大差异。总体来说，块设备驱动比字符设备驱动复杂的多，在IO操作上也表现出很大的不同。
2019年11月5日，在全球瞩目的第二届中国国际进口博览会上，赛灵思公司继去年积极部署首届进博会之后，再次携手全球分销合作伙伴安富利公司，以及活跃在智慧交通、智慧城市、智慧医疗领域的部分优质合作伙伴隆重亮相，通过一系列代表性的尖端产品和方案的现场演示，高调展示赛灵思及其生态系统在人工智能、5G等行业关键技术领域所扮演的重要角色。
在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。
赛灵思公司与 SK 电讯今日宣布，SK 电讯采用赛灵思 Alveo™ 数据中心加速器卡实现基于人工智能（ AI ） 的实时物理入侵与盗窃检测服务。SK 电讯在赛灵思 Alveo 卡上实现的 AI 推断加速器（ AIX ），采用深度神经网络可以提供高效且精准的物理入侵检测。韩国第二大物理安全公司 ADT CAPS 批准并已经着手该项物理入侵检测服务的商业部署。
在 2019 年 Xilinx 开发者大会的主题演讲中，Xilinx 总裁兼首席执行官 Victor Peng 介绍了 Xilinx 愿景和最新的 Vitis 统一软件平台。此外，来自三星、AWS、微软、日立和 Pony.ai 的嘉宾讨论了 Xilinx 技术如何有效解决了未来的挑战。
随着深度学习和5G的应用，对FPGA的功能要求越来越多。因此近几年FPGA大厂纷纷将自己的器件集成了更多的内核，比如赛灵思的zynq系列就集成了arm，GPU，PCIE，射频处理模块等等，用于满足各种各样的需求。
在 Python 的项目中，如何管理所用的全部依赖库呢？最主流的做法是维护一份“requirements.txt”，记录下依赖库的名字及其版本号。那么，如何来生成这份文件呢？
Xilinx 有线与无线事业部执行副总裁兼总经理 Liam Madden 在 XDF 2019 上发表了有关赛灵思 5G 最新技术的演讲。 作为嘉宾，Keysight Labs 的首席嵌入式系统设计师 Nathan Jachimiec 加入讨论。Nathan 致力于测试和测量设备的应用研究，引领尖端技术的发展。
什么是Setup 和Holdup时间？什么是竞争与冒险现象？解决办法？如何解决亚稳态？说说静态、动态时序模拟的优缺点、用VERILOG写一段代码，实现消除一个glitch。
