在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。
Vitis™统一软件平台是一个集成开发环境（IDE），用于开发针对Xilinx®嵌入式处理器的嵌入式软件应用程序。Vitis软件平台可与通过Vivado®Design Suite创建的硬件设计一起使用。
这篇论文来自作者韩松，是一篇经典的网络压缩论文，获得了ICLR2016最佳论文。它主要结合了剪枝，量化和霍夫曼编码的方法，将卷积神经网络的权重大大的压缩了，而且用于FPGA的部署。
Xilinx 数据中心业务部执行副总裁兼总经理 Salil Raje 深入谈论全新 Vitis 统一软件平台。 之后，来自 IBM 和 Micron 的嘉宾加入 Salil，共同讨论了如何在数据中心及其他领域使用 Vitis 和 Vitis AI。
在上一篇介绍了如何将高维度卷积核拆分成低维度小卷积核，从而降低计算量的方法。本篇介绍的也是采用了降维的思想来加速网络推理，但是数学上采用了不同的方法。而且这篇文章提出的方法可以加速深度网络，其在vgg-16上进行了实验，获得了4倍的加速效果，而在imageNet分类中top-5错误率仅有0.3%升高。
在写 Python 项目的时候，我们可能经常会遇到导入模块失败的错误：ImportError: No module named 'xxx'或者ModuleNotFoundError: No module named 'xxx'。
赛灵思开发者大会（XDF）是每年一度由赛灵思举办的全球范围的技术盛会，针对软件开发者与系统设计者，为大家提供一个深度交流以及学习前沿信息的开放平台。数以千计的赛灵思技术工程师与专家会携广大合作伙伴以及行业领导者为您带来最新的技术解决方案与灵感洞察，旨在帮助您在具体行业应用或系统设计领域获得新的突破！
荣登《财富》杂志“未来 50 强”榜单，不仅是对赛灵思持续引领自适应和智能计算发展战略方向的肯定，也是赛灵思从器件公司转型至平台公司取得重大进展的有力证明
10月27日，“全球 AI 芯片 · 城市智能峰会” 在深圳落下帷幕，峰会全面聚焦城市视觉与城市算力领域，汇集了世界顶尖人工智能科学家、产业巨头首席技术高管、行业创业大牛，以及明星投资人共聚一堂，共同就 AI 产业发展的现状与趋势分享了各自的观点和最新的技术方案。本次会议共吸引了692位业内人参会，其中包含了64家企业的CEO、371名副总裁及总监级听众。
中国国际进口博览会由中华人民共和国商务部、上海市人民政府主办，旨在坚定支持贸易自由化和经济全球化、主动向世界开放市场。作为全球领先的半导体领导企业，业界首推自适应计算架构，FPGA/SoC/ACAP 的发明者，赛灵思公司（Xilinx）依然如约出席这一全球盛会，并一如既往地将最先进的技术带给大家。
ADC和DAC是FPGA与外部信号的接口，从数据接口类型的角度划分，有低速的串行接口和高速的并行接口。FPGA经常用来采集中高频信号，因此使用并行ADC和DAC居多。本文将介绍如何使用FPGA驱动并行ADC和并行DAC芯片。
本系列文章主要说明基于 Xilinx FPGA 的实时图像处理。虽然 FPGA 开发用的 HDL 语言与 Intel FPGA（前身 Altera）通用，但是比较开发工具软件差异的话，还是 Xilinx 开发效率更高。
迭代器是 23 种设计模式中最常用的一种（之一），在 Python 中随处可见它的身影，我们经常用到它，但是却不一定意识到它的存在。在关于迭代器的系列文章中，我至少提到了 23 种生成迭代器的方法。有些方法是专门用于生成迭代器的，还有一些方法则是为了解决别的问题而“暗中”使用到迭代器。
FPGA是实现高性能计算与网络的重要工具，得益于其高度的并行性与用户可编程的特性，FPGA得到了越来越广泛的应用。FPGA由CLB、BRAM、DSP48E1、可编程布线资源、可编程IO资源等部分组成，其中，CLB是实现逻辑功能的基础
部分硬件设计中需要CPU完成对电路寄存器的配置，为了完成Zedboard对FPGA上部分寄存器的配置功能，可以在PS单元（处理器系统）上运行裸机程序（无操作系统支持）完成和PL单元（FPGA部分）的数据交互功能，此时PS单元更像单片机开发；另一种方法是PS单元运行Linux操作系统，通过驱动程序和应用程序......
