VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。

PCIe发起的对Endpoint的访问应在Endpoint申请的BAR空间内，Endpoint申请BAR空间时申明了地址空间的大小，而Root Complex则根据实际情况决定从某个地址开始分配一段地址空间给Endpoint。

相信大家对于Python的列表和元组两种数据结构并不陌生了，如果我问大家这两种数据结构有什么区别呢？列表和元组都是数组，列表是动态的数组可以修改，元组是静态的数组不可修改。除此之外，大家还能想到其他的区别吗？接下来就让我来详细给大家介绍一下吧。

PL和PS的接口类型总共有两种——功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口；配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。

传播延时，即I/O管脚输入到非寄存器输出延时。信号从任何一个I/O脚输入，通过一个宏单元内的组合逻辑后，从另一个管脚输出，所需要的时间。范围：5～12ns。

随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。

此次会议将全面阐述 HLS 的编程思想，分享 FPGA 在定制计算架构计算的前沿研究与应用实践，并研讨开源硬件设计的启示。

Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输，总体上数据类型可以分为两类，代表不同的赋值方式和硬件结构。

近日，由全球电子技术领域知名媒体集团ASPENCORE主办的“2019全球CEO峰会”在深圳盛大举行，赛灵思大中华区销售副总裁唐晓蕾出席了此次峰会的压轴环节——圆桌论坛，与其他业界重磅嘉宾一起以“无处不在的连接”为主题，共同探讨全球连接趋势为工业和消费市场带来的机遇与挑战，以及如何让连接变得智慧且“有灵魂”。

重磅消息：Vitis 统一软件平台与优化开源库即日起正式开放免费下载了！

赛灵思公司（Xilinx）推出了两款赛灵思汽车级（XA）新器件 Zynq® UltraScale+™ MPSoC 7EV 和 11EG，进一步丰富其汽车级 16nm 产品系列。

本用户指南介绍了如何开发一种方法以在Xilinx®Zynq®和Zynq UltraScale +™MPSoC平台上的多个处理器之间实现通信。

赛灵思2019年度的最大活动：赛灵思开发者大会（Xilinx Developer Forum, XDF）即将拉开帷幕。北京站的学术大咖现在隆重揭晓：

一般基于FPGA的网络加速设计都会强调模型被压缩了多少以及FPGA上可以跑得多快，却很少集中于去改善精度。

本文想要聊聊比较特殊的“-m”选项：关于它的典型用法、原理解析与发展演变的过程。

二维卷积是常用的图像处理算法，即图像滑窗内的并行数据按滑窗内的坐标与卷积核函数对应坐标的参数相乘后，将所有乘法积值相加得到卷积滤波结果。

卷积神经网络 (CNN) 推断计算成本极高，每次推断都需要数十亿次运算。此外，许多关键应用还需要极低的时延，而且还必须支持极高的帧速率。 鉴于这些限制以及对不足 10W 功耗、高可靠性、安全性和长时间产品使用寿命的需求，我们怎样才能设计出能够提供所需 ML 推断性能的集成式摄像头？

所谓普通时序系统（共同时钟系统）就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。

RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。

本应用笔记提供了一种系统，该系统旨在通过利用千兆位收发器和相关PLL中的功能来替代外部压控晶体振荡器（VCXO）电路。