2019 年 12 月 3 日 - 4 日，赛灵思 XDF-亚洲站在北京国家会议中心举办，高效能服务器和存储技术国家重点实验室受邀做主题报告，对研究成果向国内外的与会代表进行展示交流。报告针对当前智慧金融异构加速领域的创新，向听众分享了实验室与 Xilinx 联合成立的“智慧金融科技创新国际联合实验室”的研究情况。
汽车应用作为赛灵思“加速核心市场发展”战略落地市场之一，本届 XDF-亚洲站的 75 场主题演讲和来自数十个现场生态伙伴展示中都有涉及，作为内行的您一定管中窥豹、看出门道了吧？今天，让我们一起来看看赛灵思专家毛广辉发自 XDF-亚洲站现场的点评吧~
什么是时序约束？泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。
2019 赛灵思开发者大会（ XDF ）亚洲站于北京胜利闭幕。赛灵思总裁兼 CEO Victor Peng 发表了“赛灵思：创新驱动力”为题的主题演讲，分享了公司启动三大战略一年多来所取得的重大成就。
还在为错过XDF上Lab Zone的案例体验而锤头顿足吗？还在为不知道如何部署和使用Vitis与Vitis AI而心灰意冷吗？大家都可以通过以下Vitis Acceleration Lab中精选出来的优秀技术分享案例来学习与跟进，帮助大家指导和使用Vitis。
12 月 8 日，第三届全国大学生 FPGA 创新设计竞赛颁奖典礼在南京市江北新区成功举办。来自江南大学的江南B318团队、来自东南大学的 “CCCTV10” 团队和“串串最好吃”团队获得赛灵思企业特别奖。赛灵思作为协办单位之一，第三次全程参与这项全国性大学生 FPGA 竞赛，继续为竞赛提供从产品到技术培训的全面支持。
“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）。
为期两天赛灵思开发者大会（XDF）亚洲站于12 月 3 日在北京国家会议中心盛大开幕。作为 FPGA 领域最重磅的年度峰会，今年的 XDF-亚洲站空前火爆，吸引了近 2000 位国内外开发者与会，数十个全球生态合作伙伴将围绕数据中心、人工智能、软件开发等七大主题发表75场高质量专题分享......
1000 位软件工程师，五年精心打磨，把用户从繁杂的硬件专业知识中解放出来的Vitis究竟有多么强大？12月17日赛灵思Vitis专场培训-厦门站，将为您一一道来。
12月3-4日，Xilinx在举办了全球开发者大会，激发了近2000参会者的创新激情，现场还安排了大量的开发者上手实验。错过了大会怎么办？除了马上下载VITIS，访问Xilinx Github外，Xilinx还将在今年的FPT2019上与大家深度分享VITIS 开源加速库技术细节以及VITIS AI细节。
为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。
回想一下平时我们常用的复位方式：1.首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；2.最好有个复位的按键，在调试时按一下复位键就可以全局复位了；3.也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。
12月3日，2019年 XDF-亚洲站在北京国家会议中心召开，在这场年度技术盛宴上，数以千计的技术工程师与专家会携广大合作伙伴、行业领导者集聚一堂，带来最新的技术解决方案与灵感洞察。
数据中心如何加速？数百亿证券交易如何安全可靠支撑？巨大的视频图像如何实时处理？……嘉宾们在台上的分享留给开发者们太多专业上的想象空间，在这里十多家公司的数十个 demo 提供了基于赛灵思最新产品的尖端技术、创新方案和热门应用的解读......
