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自主泊车不是梦,Xilinx 为百度量产型自主泊车专用车载计算平台 ACU-Advanced提供强大动力

昨天,在 2019 年百度 Apollo 生态大会上, 百度展示了其最新量产型自主泊车专用车载计算平台 ACU-Advanced —— 这是业界首款基于赛灵思全球领先的车规级异构多核处理器平台—— XA Zynq UltraScale+ MPSoC 5EV 而实现的量产级 AVP 专用车载计算平台。

在Vivado中,您使用过TCL吗?

Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的;在运行速度、算法优化和功能整合等很多方面都有了显著地改进。

DCM / DLL / PLL / MMCM区别

对于FPGA工程师来说,DCM / DLL / MMCM / PLL这些词简直每天都能看到,但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中,时钟管理器称为Clock Management,简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。

极速行情网关开发新思路——用C开发极速行情解码

天下武功,唯快不破。XDF前夕,中泰证券与赛灵思 (Xilinx) 联合在其极速交易平台(XTP)开发了新的极速行情转发系统,并在X-Club XTP开发者大会上进行了详细的介绍。X+X 组合将为大家带来什么样的体验呢? 本文为大家介绍下 X+X 的 “黑科技”。

后摩尔定律时代,以库兹韦尔定律加速投资回报

摩尔定律走向消亡,引发的新趋势将因此更强劲发展。面对未来,一起来看看赛灵思 CTO Ivo Bolsens 有着怎样的展望。

瑞萨电子宣布与赛灵思合作,共同开发Versal ACAP参考设计

瑞萨电子株式会社宣布推出电源解决方案及其全资子公司IDT的时钟解决方案,可支持适用于Xilinx Versal 自适应计算加速平台(ACAP)的Xilinx VCK190评估套件和瑞萨VERSALDEMO1Z电源参考板。

FPGA图像处理(7)常用算法:解 Bayer 格式

Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色,用于节约制造成本。而且由于人眼对绿色较为敏感,50% 的像素点感应 G,25% 的像素点感应 R,25% 的像素点感应 B。

AXI总线简介(一)

AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输应用。

verilog学习之常用语法之状态机

状态机是许多数字系统的核心部件,是一类重要的时序逻辑电路。通常包括三个部分:一是下一个状态的逻辑电路,二是存储状态机当前状态的时序逻辑电路,三是输出组合逻辑电路。

从边缘到云端,从视频监控系统入手全方位升级智慧城市

智慧城市将技术与基础设施汇集在一起,通过更高的安全性和效率来改善市民的生活。然而,大城市地区人口不断增加,加剧了城市在基础设施和保障市民安全方面面临多种挑战。再加上城市化人口流动性增强,长途远行逐渐成为家常便饭,我们显然需要更多的解决方案来改善现状。

PCIE原理:PCIE链路训练、枚举扫描、配置BAR空间

PCIE 链路训练、枚举扫描、配置BAR的顺序?上电复位后,首先进行链路训练,之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后,就可以通过memory TLP读写进行寄存器的访问了。

【下载】Zynq UltraScale + MPSoC软件开发人员指南

本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。

FPGA系列之“速度等级”

本文主要介绍FPGA选型时的速度等级这个参数。大家在进行FPGA选型时都会看见一个参数:Speed Grade,这就是芯片的速度等级。

FPGA时序约束理论篇之时序路径与时序模型

典型的时序模型如下图所示,一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径,也可以表示为触发器+组合逻辑+触发器的模型。

verilog语法—— generate

generate语句能够生成有规律的代码,较少语句数量,提高效率。

Xilinx FPGA的FMC接口

本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。

Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分

有多种类型的时序违例可归类为脉冲宽度违例:最大偏差违例;最小周期违例;最大周期违例;低脉冲宽度违例;高脉冲宽度违例。

开发者手记 | Xilinx 伴我前行的 3 年,及 XDF 2019 见闻

说起我和赛灵思的故事,可以追溯到3年前的大二。那时,我们精仪学院开设了数字电路设计课程,课程内容是学习数字电路知识,同时用FPGA进行实现。那是我人生中第一次接触FPGA,板子是Basys 3,板载一块小规模的赛灵思 Aritx-7 FPGA。第一次接触FPGA的感受是:怎么会有这么神奇的芯片?它全可配置、灵活性强,比之前用过的ARM芯片灵活多了!

深维科技携手赛灵思,妙解图像处理“达摩克利斯之剑”

2019年12月3日-4日赛灵思开发者大会( XDF )2019亚洲站在北京盛大揭幕。作为全球领先的FPGA异构计算加速方案供应商,北京深维科技隆重亮相此次峰会,向行业观众展示了超强算力的图像处理加速方案,从而为数据中心的解除“达摩克利斯之剑”提供了典型范本。

ZYNQ基础系列(三)VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作

本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核,搭建一个比较简单的视频通路,为不久之后的摄像头到显示屏通路打下基础......