【下载】Zynq UltraScale +设备技术参考手册
赛灵思的UltraScale™体系结构使多百吉比特每秒水平与智能处理系统的性能，同时有效地路由和片上处理数据。基于UltraScale架构的设备通过使用行业领先的技术创新来满足各种高带宽，高利用率的系统要求，包括下一代路由，类ASIC时钟，3D-on-3D IC，多处理器SoC技术和新的节能功能。
运用可信执行环境（Trusted Execution Environment）将安全性提升到更高水平
单一的隔离方式不再足以保护诸如加密密钥、算法等安全关键型资产。在可信执行环境 (TEE) 架构中，采用多层保护能够最大限度地提升对安全关键型资产的保护。这些保护层包括隔离硬件和隔离软件。TEE 适用于大多数市场，尤其适用于容易受到攻击的汽车、数据中心和物联网等互联应用。
你的学习你做主 – Xilinx 专家约你网课打卡
听说赛灵思做了一个大事情， 年前推出了一个统一软件平台Vitis™ ,不仅软件工程师也能受益于其灵活应变的高性能硬件加速优势， 而且以后软件和硬件工程师还可以协同作战！
Xilinx 为专业音视频和广播平台增添高级机器学习功能
2020 年 2 月 11日，中国北京——自适应和智能计算的全球领先企业赛灵思公司宣布，针对面向专业音频/视频（Pro AV）和广播市场的赛灵思器件推出一系列全新的高级机器学习（ML）功能。
Vivado中如何避免信号被优化掉？
刚写了一段 Verilog代码，辛辛苦苦花了很长时间综合，在debug的过程中，却找不到需要debug的信号了，查看网表发现没有？这种情况是因为我们的某些中间信号被优化掉了。
FPGA时序约束实战篇之延迟约束
对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束，Vivado也只是在Timing Report中提示warning，并不会导致时序错误，这也会让很多同学误以为这个约束可有可无。
Vivado调试小结：ILA debug中的数据也许并不可信
FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
FPGA中的上拉下拉电阻以及开漏推挽输出电路
什么是上拉/下拉电阻？有什么作用？又该怎么用？上拉电阻：将一个不确定的信号通过电阻连接到高电平（VCC），使该信号初始电平为高电平。下拉电阻：将一个不确定的信号通过电阻连接到低电平（GND），使该信号的初始电平为低电平。
Xilinx FPGA Configuration 技术小结
对于大部分人来说，至少入门时会用到的烧写方式就两种：① 通过JTAG直接将bitsteam 烧录到FPGA。② 在设计release以后，到产品上一般都是把配置文件通过IDE工具保存存在Nor Flash里。
赛灵思副总裁到访北京深维科技，将进一步深化双方合作
近日，赛灵思VP（副总裁）Dan Gibbons一行到访北京深维科技，在CEO樊平及深维核心团队成员的陪同下，Dan Gibbons对深维科技进行了深入了解，双方在愉快的气氛中对之前的合作进行了梳理，并达成进一步深化合作意向，对于未来，双方都充满了紧密合作的期待。
可视化系统集成器 — 原来异构计算系统设计还能这么玩儿！（附中文视频）
向异构计算发展的趋势已经是不争的事实。今天要给大家介绍的是一个功能非常强大的工具 — “可视化系统集成器”（VSI，Visual System Integrator），其可以帮助您轻松打造异构计算单元的系统设计。
FPGA 构建环境可以实现自动化？
创建 FPGA 设计和维护 Vivado® 设计套件项目时，版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更，完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。
Verilog的基础语法
虽然Verilog硬件描述语言有很完整的语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是Verilog是描述硬件电路的，它是建立在硬件电路的基础上。有些语法结构是不能与实际硬件电弧对应起来的，比如for循环，它是不能映射实际的硬件电路的，因此，Verilog硬件描述语言分为可综合和不可综合语言。
