【下载】隔离Zynq UltraScale +设备上的关键安全应用程序
所有市场的安全性都变得越来越重要。在Zynq®UltraScale +™平台上使用受信任的执行环境（TEE），通过将关键安全性元素与系统其余部分隔离开来，可以提供主要的安全优势。
为什么推荐使用XPM？
什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的例化和使用方式一样。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。
FPGA中加减乘除运算的注意问题
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）
Xilinx Floating-Point Operator IP创建与仿真
搜索float双击Floating-point。Operation Selection 我们这里选择浮点数的加减法验证。Precision of Inputs 我们选择单晶浮点数（Single）,指数位宽Exponent Width 8bit 尾数位宽24 bit
PYNQ新版本发布 - 支持Alveo自适应加速器卡
PYNQ开发小组于北京时间2月24日发布了新的版本v2.5.1(Bespin, ALVEO Edition)，v2.5.1版本的PYNQ开源软件框架开始支持Xilinx的Alveo自适应加速器卡平台，如亚马逊的AWS F1实例。
瑞萨电子：实时控制，软硬结合，尽在Zynq® UltraScale+™ MPSoC FPGA电源解决方案
电源管理要求非常多样化，通常每个不同的客户设计都有自己独特的要求。因此，没有统一的电源管理设计能够提供优化的解决方案。赛灵思与业界领先的电源管理公司合作提供先进的电源管理方案。
Xilinx ISV 看台 | 自适应比特率视频转码：挑战视频转码难题
随着视频进入众多的应用领域，视频流成为有线网络和无线网络的主流传输数据。提供不间断视频流成为许多企业的要务。视频服务提供商面临着既要管理基础设施，又要提升客户体验质量的难题。这些难题促生了市场对自适应硬件加速的需求。
Xilinx ISV 看台 | Vitis 定量金融加速库为金融计算加速
对于金融分析来说，洞察时间是预测风险、为客户做出明智商业决策和提供差异化金融服务的关键，这些金融服务有助于您在竞争中脱颖而出。赛灵思平台提供自适应的、高度灵活以及业界急需的计算能力，可显著缩短您的洞察时间。
2020 Xilinx Vitis/Vitis AI 线上研讨会
唤醒，硬件加速的潜力！2020 Xilinx Vitis/Vitis AI 线上研讨会——这是一个卓越的设计环境，历经5年，投入总计1000个人工年，Vitis 统一软件平台让致力于创新的工程师和科学家们突破固定芯片性能的局限，让一切皆有可能
谈谈Xilinx的6输入LUTS（查找表）
最近用了赛灵思最新UltraScale系列芯片，然后就拿着赛灵思的UG好好研究了一番。发现这个这个系列的FPGA跟ZYNQ相比有了改变，原来ZYNQ是一个CLB包含2个SLICE，然后每个SLICE同时又包含4个6输入LUTS。
FPGA 中的有符号数乘法
FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。
【下载】UltraFast 设计方法指南（适用 于 Vivado Design Suite）
赛灵思 UltraFast™ 设计方法是一整套旨在帮助简化当今器件设计进程的最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每个阶段的成功开展。遵循这些步骤和最佳实践进行操作将有助于您以尽可能最快且最高效的方式实现期望的设计目标。
XilinxFloating-Point IP
Xilinx Floating-Point IP主要分为操作数s_axis_a,s_axis_b,s_axis_c，可编程操作s_axis_operation和输出结果m_axis_result。
FPGA异步复位同步释放解析
FPGA开发中，一种最常用的复位技术就是“异步复位同步释放”，这个技术比较难以理解，很多资料对其说得并不透彻，没有讲到本质，但是它又很重要，所以对它必须理解，这里给出我的看法。
配置文件的自动化生成和管理
Vivado相比与上一代开发工具ISE，一个巨大的提升就是全面支持Tcl脚本语言。由于全面支持Tcl脚本，所以可以利用Tcl来做一些好玩的事情。这里抛砖引玉，分享一点关于Vivado Tcl的使用小心得。
【下载】Zynq UltraScale + MPSoC生产勘误表
感谢您使用Zynq®UltraScale +™MPSoC系列进行设计。 尽管Xilinx尽了最大努力确保最高质量，但部分设备仍受到以下勘误表中所述限制的约束。
Vitis™ 工具入门级视频教程Ⅱ
Vitis™是Xilinx推出的统一软件平台，可实现在 Xilinx 异构平台上开发嵌入式软件和加速应用，它由优化的 IP、工具、库、模型和示例设计组成，Vitis 以高效易用为设计理念，适用于在 Xilinx硬件平台上进行人工智能推断，使 Xilinx FPGA 和 ACAP 充分发挥人工智能计算加速的潜力。
当金融科技遇上 FPGA，解决时延问题 So easy！
金融科技英译为 Fintech， 是 Financial Technology 的缩写，指通过利用各类科技手段创新传统金融行业所提供的产品和服务，提升效率并有效降低运营成本。近年来，众多金融技术公司相继推出基于 FPGA 的产品，在模型计算、高频交易等领域大放异彩。
FPGA时序约束之Vivado辅助工具
我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
