Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5859431063001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

上一节中分别独立实验了Zynq的PS端和PL端，并初步实验了PS端先硬件再软件的开发流程和IP核设计的设计方法。第一节中提及到：Zynq是以PS端的ARM处理器系统为核心的，PS端和PL端是通过AXI总线，并且Xilinx已经提供了各种AXI通信的IP核，接下来的实验中将会更加明确的体验到利用IP核设计的设计方法。

FPGA设计的时候，我们需要考虑功耗，功耗自然与温度相关，还需要考虑电源供电电压的稳定性以满足高低温的环境，有没有考虑过，怎么监控FPGA内部的温度和电压变化情况，这对项目的优化和评估用处很大

<font color="#FF8000">作者：廖海鹏，卿粼波，滕奇志，何小海，邓媛媛，来源：2018年电子技术应用第12期</font>

文章是对官方文档Resource Manger部分的总结，写得不是很有条理，仅是自己对这部分学习认识的一个总结，希望对看到的人有所帮助。
QNX OS是微内核操作系统，其内核仅仅提供进程调度、进程通讯等服务。文件访问、设备驱动等服务都属于用户空间的任务，下图是QNX系统的架构图

视频简要描述了 Alveo U200 和 U250 灵活应变加速器卡，并逐步介绍了硬件和软件安装步骤，包括下载安装包以验证开发板和软件安装。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5856915694001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。

下面详细介绍第二部分：不同逻辑电平之间的互连。

1、LVPECL的互连

1.1、LVPECL到CML的连接

一般情况下，两种不同直流电平的信号（即输出信号的直流电平与输入需求的直流电平相差比较大），比较提倡使用AC耦合，这样输出的直流电平与输入的直流电平独立。

<font color="#FF8000">作者：Mculover666</font>

在上一篇中提到，Pynq是为了降低开发人员的门槛，但是作为一个学习嵌入式开发的学生，当然要一步一个脚印打好基础，所以选择从Zynq入手学习，等跑起来Linux系统再运用Python开发也不迟，知其然也知其所以然，开发效率更高，所以接下来的几篇都是关于Zynq的，如果想直接玩Pynq可直接跳过，毫无影响。

1.Zynq的架构
在开始实验之前对Zynq芯片有一个基本的认识，如果想深入了解关于Zynq的理论部分，推荐参考The Zynq Book，有英文版和中文版，在此对于Zynq的理论浅尝辄止，不做深究，重点放在实验应用上。

Zynq中包含两大功能块：PS部分和PL部分。

Algo-Logic 在 UltraScale + 架构上的新 Key Value Store（KVS）为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5859430546001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

上一节我们体验了一把PS和PL是怎样联合开发的，这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率，PS和PL通过AXI总线交互数据，实现我们希望的功能。

如何测量数字信号的频率

最简单的办法——在一段时间内计数

在我们设定的时间（Tpr） 内对被测信号的脉冲进行计数， 得Nx， Fx=Nx/Tpr。

Tpr 越大，测频精度越高。这种方法适合于高频信号，因为这里可能会有一个被测信号周期的误差，测量高频信号时误差小。

另一个变种——在一个周期内计数

上一篇中提到了SLICEL和SLICEM都可用作ROM，后者还可以作为分布式RAM（Distribute RAM，DRAM）。本篇主要总结的是块状Memory（Block Memory），实际上就是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。

<font color="#FF8000">作者：许雪松 ，硬件十万个为什么</font>

公司里做项目，嵌入式系统大大小小，到处都是。因为都是一个系统里的，所以都需要通讯，既然通讯就涉及到协议问题。

谈及协议，很多工程师觉得协议的设计相对简单，主要是报文的设计。大多数时候，协议的应用场景简单，没有复杂的交互。这么做的确也是没什么太大的问题。然而，就是这么简单的场景，仍有一些协议会在实际中发生意想不到的问题。归根结蒂，还是没有把握协议涉及的规律。下面我们简单的聊聊协议设计的规律。

协议设计中面临的问题：

1.设计者大多数情况下，从应用出发，仅仅考虑了基本需求的满足，没有考虑扩展需求的满足；

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。

下面详细介绍第一部分：同种逻辑电平之间的互连。

上世纪 70 年代晚期，以太网之父在施乐帕洛阿尔托研究中心 (PARC) 制作出以太网的雏形 (3Mb/s)。当时他们的研究重点是连接功能，对网络时延或吞吐量关注不多。当时的网络节点是工作站上的工作人员和激光打印机，没人关心数据包在传输过程中是否相互干扰，是否会在抵达目的地前被多次重复发送。在网络中，长短数据包混合传输会给短数据包造成长时延，因为它们需要等待长数据包通过。这个过程就像汽车要在公路的铁路道口等待列车通过，才能穿过道口。

通过本视频教程，您将获得有关 AWS F1实例和 SDAccel 的基本介绍，以及在指导下使用 AWS EC2 F1实例逐步完成您的应用开发。在本视频所介绍的虚拟开发者实验室当中，您将可以连接到 F1 实例，体验 F1实例的加速，并使用 SDAccel 开发和优化 F1 应用。

<font color="#FF8000">赛灵思携 Alveo 加速卡亮相一年一度的 IBM OpenPower 中国高峰论坛。</font>

<font color="#FF8000">作者：Chetan Khona, 赛灵思工业物联网战略部</font>

上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在。

同样，随着工厂、车辆和医院自动化水平的提高，屏幕成为实时监控的最佳途径。这些例子俯拾皆是,比如：医院患者监控器、操作人员面板上的异常提示、机车的燃油消耗分析等。至于实时状态监控的重要性,更是毋庸多言。

CANopen是一种架构在控制局域网路（Controller Area Network, CAN）上的高层通讯协定，包括通讯子协定及设备子协定常在嵌入式系统中使用，也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上（包括网络层）的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、设备监控及节点间的通讯，其中包括一个简易的传输层，可处理资料的分段传送及其组合。一般而言数据链结层及物理层会用CAN来实作。除了 CANopen 外，也有其他的通讯协定（如EtherCAT）实作 CANopen 的设备子协定。

此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5583236846001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

<font color="#FF8000">作者：Mculover666</font>

今天刚刚到手一块PYNQ-Z2，确认过眼神，是我想要的板子，话不多说，开干。
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