使用 Vivado 设计套件中的各种设计分析特性。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5841646879001' allowfullscreen frameborder=0 width="600" height="338"></iframe>
前言（本文基于赛灵思官方HLS文档UG871中的7.1节）：
在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。
Vivado HLS拥有自动优化的功能，试图最小化loop和function的latency，为了实现这一点，软件会在loop和function上并行执行尽可能多的操作（比如说，在function级别上，高级综合总是试图并行执行function）。
除了这些自动优化，我们可以手动进行程序优化，即用在不同的solution中添加不同的directive的方法，进行优化和性能对比。其中，对同一个工程，可以建立多个不同的solution（解决方案），为不同的solution添加directive可以达到如下目的：
Zynq™-7000 All Programmable SoC在单个器件上实现了ARM处理功能与FPGA逻辑独特的组合，因此需要双重的配置过程，同时需要考虑处理器系统和可编程逻辑。工程师会发现，其配置顺序与传统的赛灵思FPGA稍有差别。尽管如此，方法仍是相似的，生成引导镜像和完成配置存储器编程的难度不大。
虽然标准的FPGA配置实践一般只需要FPGA bit文件，但是如果您想最大限度地利用Zynq SoC的优势，还需要添加另一种配置文件，即软件可执行与可链接格式（ELF）文件。FPGAbit文件用于定义设计中可编程逻辑部分的行为，而ELF文件则是处理系统将要执行的软件程序。
下面让我们来看看如何在Zynq SoC上实现裸机（无操作系统）软件应用。
本视频介绍了 Quick Emulator，该工具在硬件不可用时能够运行面向 Zynq UltraScale+ MPSoC 器件的软件。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5843523415001' allowfullscreen frameborder=0 width="600" height="338"></iframe>
上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 SDK 中编译软件实现软硬件联合开发。
本部分的学习，我们依旧借助得力的助手与伙伴——PYNQ_z2来完成。
一. 实验目的
1. 点亮开发板右下角三个灯
2. 输出“Hello,World!”
二. 实验要求
1. 在 VIVADO 中编译 bit 文件；
2. 在 SDK 中编译 elf 文件并将 FPGA 的 bit 文件和 ARM 处理器 的 elf 文件下载到开发板中
三. 实验步骤
异构加速计算领域领导者 Falcon Computing 公司在 2018 年赛灵思开发者论坛 (XDF) 上推出运行在功能强大的新型赛灵思加速器卡 Alveo U200 上的 Merlin 编译器和 Falcon加速基因组学流水线。
Merlin 编译器让没有FPGA 专业技术的软件开发者也能获得赛灵思 FPGA 带来的优势，能为机器学习、金融、基因组学和数据分析等认知时代的应用提供高达 47 倍的加速。Falcon 加速基因组学流水线提供每天能分析 5 个完整基因组或 50 个全外显子组的业界标准 GATK 流水线。
<font color="#FF8000">作者：James Karp、Michael J. Hart、Wai Kooi Wong、Krimo Semmoud、Desmond Yeo</font>
赛灵思 ESD 白皮书 WP433 [参考资料 1] 总结了半导体行业的规模化趋势“摩尔定律”如何导致组件级 ESD 抗扰性的降低。从 28nm 7 系列器件开始，赛灵思 FPGA 的 ESD 抗扰性比前几代降低了约50%。为了补偿和减轻这种 ESD 规模效应，客户在他们的生产现场引入了更严格的 ESD 控制环境。尽管如此，应用 ESD 环境仍毫无改善。
<font color="#FF8000">作者：XCZ ，来源：硬件助手微信公众号</font>
本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。
<strong>1、TTL电平</strong>
Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5855059403001' allowfullscreen frameborder=0 width="600" height="338"></iframe>
作者：Evening
Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术。值得说明的是，在7系列及以前，这个ID都是57bit的，但是在Xilinx的Ultraslace架构下是96bit。
在日前上海举行的首届中国国际进口博览会（进博会）上，电子发烧友在赛灵思展台上看到了全球首款无人机5G通信基站，这款创新产品采用了赛灵思的FPGA芯片。
无人机高空基站为全球首款基于5G基站的系留式无人机基站。赛灵思数据中心业务拓展总监朱勇在展会向电子发烧友记者介绍，这款无人机5G基站，采用了赛灵思16纳米的SoC，支持灵活的拆分方式，可以实现100M信号带宽。
与传统的四轴翼无人机不同，这是一款系留式无人机，由地面接线对无人机提供电源，所以理论上可以支持无限长的悬停时间。它可以满足在野外突发灾害时的紧急救援、突发事件的紧急处理、超大型赛事活动、无通信信号的野外考察考古直播活动等场景的通信需求。
<font color="#FF8000">时间： 2018年12月20日 | 10:00 - 11:30</font>
从工厂自动化的操作面板到医患监护系统，物联网正改变着所有类型的人机界面（HMI）,并因而将网络安全和功能安全，以及混合了云端和本地断的数据扩展至所有这些可视化的信息交互节点。
此外，边缘计算的兴起正在推动 HMI 的演进， 使其朝着能够对分布式数据进行智能、交互性分析的方向发展，而不只是作为显示器和 I/O 的工具。
了解可用于 Zynq-7000 可编程 SoC 的不同开发工具。从愿景到部署，Xilinx 开发工具着重端到端开发，包括：系统设计、软件和固件开发、硬件设计、协仿真和调试以及图像生成。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=2109823735001' allowfullscreen frameborder=0 width="600" height="338"></iframe>
<font color="#FF8000">作者：小鱼，Xilinx学术合作</font>
<strong>一.概述</strong>
在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步，我们需要知道Verilog有哪些语法，它是否可以综合，可以用这个语法来描述什么逻辑功能电路呢？
其实Xilinx已经贴心地准备好了答案，还给你准备了一堆参考实例。
<font color="#FF8000">作者：XCZ ，来源：硬件助手微信公众号</font>
本篇为逻辑电平系列文章中的第一篇，主要介绍逻辑电平相关的一些基本概念。后续将会介绍常见的单端逻辑电平（针对CMOS的闩锁效应进行详细介绍）、差分逻辑电平、单端逻辑电平的互连、差分逻辑电平的互连、一些特殊功能的互连、逻辑互连中的电流倒灌问题、以及逻辑电平的转换等。
<strong>1、常见逻辑电平</strong>
常见的逻辑电平如下：
由于Vivado下载程序步骤和ISE有较大差异，特此写此文章，希望对大家有所帮助。
1，下载文件生成
在.bit文件生成后，在TCL中输入
write_cfgmem -format mcs -interface spix4 -size 16 -loadbit "up 0x0 F:/Git/XGA/Display_HDMI/Display.runs/impl_2/Display.bit" -file FPGA_TOP.mcs
spix4为模式设置。
-size 16为Flash大小，单位Byte。
即可得到FPGA_TOP.mcs和FPGA_TOP.prm两个文件，后边需要用到这两个文件。
Xilinx 机器学习（ML）套件为用户提供了开发和部署机器学习应用进行实时推断所需的工具。它支持许多常见的机器学习框架，如 Caffe、MxNet 和 Tensorflow，以及 Python 和 RESTful API 等。
xDNN v3 将于 2018 年 11 月在 ML Suite 中推出。
<strong>解决方案组件</strong>
<font color="#FF8000">作者：NingHeChuan</font>
<strong>Get Smart About Reset: Think Local, Not Global。</strong>
对于复位信号的处理，为了方便我们习惯上采用全局复位，博主在很长一段时间内都是将复位信号作为一个I/O口，通过拨码开关硬件复位。后来也看了一些书籍，采用异步复位同步释放，对自己设计的改进。
不过自从我研读了Xilinx的White Paper后，让我对复位有了更新的认识。
<font color="#FF8000">作者：四月，机器之能</font>
他们自诩为“搭积木的人”——“FPGA是乐高积木，用最少的积木搭建出整个高楼大厦——这就是我们的能力。”
在大多数芯片从业者看来，因为批量开发难度大和成本过高，FPGA一直作为“技术验证者”的配角存在。但雪湖团队试图打破这一观念，他们希望凭借多年的开发经验积累和自研开发工具将FPGA芯片推向人工智能舞台的中央。
“我们不是一家卖Know-how、卖算法的公司，甚至可以说我们不是一家AI芯片公司。我们把自己定义成一家异构计算公司”——这是张强为雪湖写下的注脚。
