<font color="#FF8000">作者：Chetan Khona, 赛灵思工业物联网战略部</font>

上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在。

同样，随着工厂、车辆和医院自动化水平的提高，屏幕成为实时监控的最佳途径。这些例子俯拾皆是,比如：医院患者监控器、操作人员面板上的异常提示、机车的燃油消耗分析等。至于实时状态监控的重要性,更是毋庸多言。

CANopen是一种架构在控制局域网路（Controller Area Network, CAN）上的高层通讯协定，包括通讯子协定及设备子协定常在嵌入式系统中使用，也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上（包括网络层）的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、设备监控及节点间的通讯，其中包括一个简易的传输层，可处理资料的分段传送及其组合。一般而言数据链结层及物理层会用CAN来实作。除了 CANopen 外，也有其他的通讯协定（如EtherCAT）实作 CANopen 的设备子协定。

<font color="#FF8000">作者：Mculover666</font>

今天刚刚到手一块PYNQ-Z2，确认过眼神，是我想要的板子，话不多说，开干。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201812/13964-411…; alt=""></center>

尊敬的客户：

您好！

在人工智能的浪潮中，依元素科技联合赛灵思、安富利以“聚焦人工智能，助力创新创业”为目标，凭借Xilinx行业领先的技术力量，2018年12月起在全国面向中小AI企业开展一系列的人工智能研讨会，希望帮助中小AI企业成就梦想、同时激发创新机遇。

此次研讨会将会围绕主题云计算、边缘计算和人工智能等前沿问题进行探讨，着重介绍基于赛灵思FPGA平台在这些领域的最新发展方向和解决方案。阵容我们有幸邀请到赛灵思、深鉴科技、安富利和依元素科技的技术专家给大家详细讲解这些业界的最新动态。 内容会涵盖赛灵思在云端最新的Machine learning suite 开发套件以及在该套件上运行CNN加速器的详细介绍，该套件既可以方便地部署在云上(华为云及亚马逊)也可以容易的部署在本地服务器上。

在goggle上搜zcu102 pynq可以找到一些移植方法的信息

0. Prebuilt
<a href="https://download.csdn.net/download/vacajk/10823609&quot; rel="nofollow" target="_blank">PYNQ移植ZCU102编译好的固件</a>

与几年前相比，人工智能（AI）市场开始以更快的速度稳固其在现实世界的地位，尤其是初创企业和技术供应商急于创建针对利基解决方案和平台。

上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。

这次实验是产生频率和占空比可调的PWM（Pulse Width Modulation）信号，调用8次，产生8路PWM波，并用这些信号去控制8路LED灯，观察实验效果。后面会做一个比较。

用的板子是zc702。

新建一个工程，命名为PWM_AXI_Lite

创建基于AXI总线的PWM波IP

IP设计为一个寄存器负责控制频率，一个寄存器负责控制占空比。

在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。

首先打开vivado2017.3新建一个RTL项目。

<strong>一. 概述</strong>

Xilinx FPGA有三种可以用来做片上存储（RAM,ROM等等）的资源，第一个就是Flip Flop；第二种就是SLICEM里面LUT；第三种就是Block RAMs资源。

本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。

1、TTL/CMOS互连

常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol（输入时3.3V逻辑电平，但是可以接受5V的信号输入）等，随着处理器电压越来越低，现在1.8V CMOS等低电压的逻辑电平也越来越普及了。

本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。
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QNX版本：QNX6.6
宿主系统：Windows
交互系统：Debin
开发板：MIZ702 完全兼容ZedBoard

前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。

具体做法是创建一个基于AXI总线的加法器模块，在Vivado里将AXI总线添加到debug信号里，实际上是用逻辑分析仪探测信号，在SDK端通过debug方式依次写入两个加数，由PL计算出和，我们读出这个和打印到串口，这样AXI总线的读和写就都能观察到了。

板子使用的是zc702。

在观察信号之前我们有必要简单了解AXI是个什么：

本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS电平

LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片，它的传输机制是把TTL逻辑电平转换成低电压差分信号，以便于高速传输。与传统的ECL逻辑相比，它采用CMOS工艺，它的电压摆幅更低，只有400mV，ECL为800mV，动态功耗更小，（输出电流3~5mA）只有ECL电路的1/7(相同的数据传输量)，低EMI，价格更低，因而具有很大的优势，从97-98年首先在欧洲开始得到应用。

ANSI/TIA/EIA-644是由TR30.2制定的，这个标准定义了收发器的输入输出阻抗，但是这仅仅是一个电气特性标准。其并不包括功能性和协议规格，完全是应用独立的。

<font color="#FF8000">促销价：1 万美元 (原价 27,366 美元) ，仅限 11 月 1 日 - 12 月 31 日！</font>

<strong>建立时间，保持时间</strong>
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。

通过此自学教程，简要了解 AWS F1 和 SDAccel，使用 Amazon EC2 F1 实例逐步指导，以加速应用。在此虚拟开发者实验室中，您将连接到 F1 实例、体验 F1 加速，并使用 SDAccel 开发和优化 F1 应用。
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<font color="#FF8000">作者：XCZ，来源：硬件助手微信公众号</font>

本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。

<strong>1、Latch up</strong>

闩锁效应是指CMOS电路中固有的寄生可控硅结构（双极晶体管）被触发导通，在电源和地之间存在一个低阻抗大电流通路，导致电路无法正常工作，甚至烧毁电路。

<li>Latch up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流；</li>

<font color="#FF8000">作者：肉娃娃</font>

<font color="#FF8000">作者：张国斌</font>

今天，期盼已久的ARM服务器CPU终于正式量产了！---贵州华芯通半导体技术有限公司 (以下简称 “华芯通”) 在北京国家会议中心举办新品发布会，宣布其第一代可商用的ARM架构国产通用服务器芯片—昇龙4800 (StarDragon 4800) 正式开始量产。