在逻辑电平互连的过程中，经常会出现电流倒灌的现象。本篇从IO口的结构出发，分析电流倒灌的原因及解决措施

市场研究公司 BCC Research 在 2018 年 9 月公布了最 新的《机器视觉技术全球市场报告》。报告中指出，由于 受到制药、食品和饮料以及汽车行业强劲需求的驱动，全球机器视觉技术市场在规模上已经达到了一个新高度。

 在调试Vivado 过程中，由于生成的BIT文件过大，而我使用的FLASH又是32MBIT的，出现了FLASH过小，无法烧录的情况。网上搜索到的方法都是说“generate progamming file下会有一个属性，进去了在-g compress后面打勾”，但是我使用的是VIVADO2017.2,该版本根本找不到这个选项。于是只能自己慢慢摸索，终于，找到了两种方法

实验中文件中包含一个矩阵乘法器的实现，实现两个矩阵inA和inB相乘得出结果，并且提供了一个包含了计算结果的testbench文件来与所得结果进行对比验证。

Skreens 展示了其系统解决方案，用于在 Xilinx FPGA 上开发加速视频和机器学习应用，和/或将加速视频处理集成到现有产品中。

在ZedBoard上开发基于QNX操作系统PL部分UART设备驱动的过程中遇到了一点问题，问题原因不明但总结下来给大家提供参考，也以便以后对QNX的进一步了解后回顾这些问题。

刚刚，斯坦福全球AI报告正式发布。今年的报告，从学术、工业、开源、政府等方面详细介绍了人工智能发展的现状，并且记录了计算机视觉、自然语言理解等领域的技术进展。

被广泛应用于各种产品，具有开发时间短、成本效益高以及灵活的现场重配置与升级等诸多优点。很多新型FPGA利用先进的技术实现低功耗和高性能。他们通过新的制造工艺降低了内核电压，从而扩大电源电压范围并提高电流量。很多FPGA对每个电源轨的供电需求不尽相同

该视频将概括介绍 F1 和 SDAccel，并将帮助您了解 AWS F1 硬件及软件协议栈。观看本视频，您将从高层面了解从 RTL 加速器创建亚马逊 FPGA 镜像 (AFI) 的流程以及如何在 F1 上开发一款主机应用 AFI。
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该培训视频涵盖了 SDAccel RTL 内核向导，并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像（AFI）所涉及的步骤。
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此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频，了解 SDAccel 执行模型和重要的 OpenCL API，分析和调试功能以及主机代码优化技术。
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用软件从 C 转化来的 RTL 代码其实并不好理解。今天我们就来谈谈，如何在不改变 RTL 代码的情况下，提升设计性能。本项目所需应用与工具：赛灵思HLS、Plunify Cloud 以及 InTime。

本篇主要介绍逻辑互连中的一些具有特殊功能的互连。这些特殊功能包括总线保持、串联阻尼电阻、热插拔等。

1、总线保持(Bus Hold)

假设初始状态为输入端和输出端均为高电平，反馈电路没有电流流过。如果输入端的驱动源停止驱动，输入端可凭借反馈电路保持高电平，反馈电路上流过的电流为漏电流(IOZ)，一般仅为几毫安。

在前面几期的学习中，我们对于PYNQ的环境配置做了较为详细的介绍，并对PYNQ与ZYNQ的异同点做了较为深入的探究。我们知道，PYNQ = Python + ZYNQ，即将ZYNQ部分功能的Python化，直接调用Python库和FPGA硬件库进行功能的开发，典型的例子便是PYNQ_z2开发板

在本次研讨会中，赛灵思专家将向您介绍赛灵思MicroBlaze 处理器将如何让启动新设计变得前所未有地简单快捷！无需 RTL 经验就能使用 Vivado IP 集成器工具以及第三方 IP 库。专家将为您演示如何使用外围设备在几分钟之内快速打造任何嵌入式设计原型

在实际玩Zynq中断之前，先扯一扯中断这个神奇的东西~。实时性是一个嵌入式系统很重要的性能，实时性体现在一个系统对外部事件的响应能力和处理能力上，而CPU对一个事件的响应及处理主要依托于 —— 中断。

一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41409-…; alt=""></center>

他，玩的是全世界门槛最高的芯片FPGA，最厉害的一款具有10级抗辐射性能，属于全球最机密的芯片之一，无数企业争相学习，却无法超越。江湖传言，这类芯片单颗价值可能超过500万元。

Zynq UltraScale+ RFSoC 在一款 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。最新产品系列在一款 Zynq UltraScale+ 器件中提供 ARM Cortex-A53 处理子系统、UltraScale+ 可编程逻辑和最高信号处理带宽

在ZYNQ中，EMIO标号紧随MIO（0:53）之后，我定义了8个EMIO，采用标号54：61。在PS MIO Configuration中启用GPIO MIO 勾选EMIO　GPIO（Width）选项，并设置宽度为8，即设置EMIO输出到8个PL的GPIO。具体程序如下：