用于实时／动态图像处理的 API

前几天折腾zynq下bram作为rom使用，初始化rom时需要用到.coe文件，但在vivado中“generate output products”后，还会生成.mif文件，下面看一下两个文件的内容。

本视频演示了运行在赛灵思 Zynq UltraScale+ MPSoC ZU11 性能板上的 ZF ProAI Gen3 平台。该平台是 ZF （采埃孚公司）与赛灵思联合开发。赛灵思处理器为 ZF 平台带来了低延迟、高性能的 AI 计算

要做无线通信，必定会接触到傅里叶变换，要做傅里叶变换肯定会接触到IFFT变换，它将傅里叶变换的乘法和加法次数极大的缩减，而且在xilinx的IP中有关于IFFT的核，直接调用它可以缩短开发流程。下面开始讲解vivado关于IFFT的IP核运用步骤：

Zynq UltraScale+MPSoC系列器件共有四个大的系列，分别是CG系列、EG系列和EV系列，其中EG系列和EV系列提供汽车级和军品级器件。相较与上一代ZYNQ-7000产品，器件性能优越性主要体现在：

面向实时应用、基于 FPGA 的 AI Power 视频转码

多速率的概念是相对于单速率（Single Rate）信号处理而言的。单速率是指整个信号处理流程中只有一种数据速率；多速率是指系统中存在多个数据速率。使用多速率信号处理可以节省存储空间、减少通信数据量、减少运算量、减轻设计难度

今年初，当全世界IC设计公司业绩疲弱不振时，赛灵思交出了1张令人惊艳的成绩单。1月23日，赛灵思召开2019年会计年度第3季（2018年10月到12月）法说会，这1季，赛灵思单季营收首度跃上8亿美元，营收创历史新高，较前1年同期大增34%。净利也达到2亿3900万美元，较前1季提升

FPGA 是可编程芯片，因此FPGA 的设计方法包括硬件设计和软件设计两部分。硬件包括 FPGA 芯片电路、存储器、输入输出接口电路以及其他设备；软件即是相应的 HDL 程序以及最新非常流行的基于高层次综合的程序方法

<strong>tcl语法</strong>

（1）if 判断，{}中的语句需要用[]括起来
if {} { 必须留在这一行
}
elseif而不是else if

（2）注释单起一行，不要在命令末尾
（3）procedure的参数用空格隔开
（4）file exists判断文件是否存在

<strong>XSCT</strong>

打开xsct，

ZynqNet能在xilinx的FPGA上实现deep compression的网络。目的：读懂ZynqNetCPU端的代码。

Vivado综合工具支持直接在RTL文件或XDC文件中设置综合属性。如果Vivado识别出设置的属性，会创建与之相关的逻辑电路；如果不能识别设置的属性，会将该属性和值存放在生成的网表中。因为某些属性，比如LOC约束适用于布线过程，因此必须保留该属性配置情况

数据中心 AI 加速 — Xilinx ML 套件

赛灵思公司宣布已将完整的 HDMI 2.1 IP 子系统引入其知识产权核（IP核）产品组合中，使得各种搭载赛灵思器件的专业音视频设备能够发送、接收和处理高达 8K（7680x4320 像素）的超高清 (UHD) 视频

在HLS中使用帧间差分法生成了IP核，这里讲述如何在vivado中调用IP core

在这篇文章，我们要讲的则是如何透过 AXI_GPIO 来处理 输入 的控制，并让 Cortex-R5 根据不同的输入，在 ps_uart1 输出不同的讯息，以及控制不同的 LED 亮暗。

本文档提供了 Xilinx Alveo 数据中心加速器卡的软硬件安装全流程指南。 Avelo 卡符合 PCIe Gen3 x16 规范并采用赛灵思 UltraScale+ 架构，完美适用于加速计算密集型应用，比如数据库加速、机器学习、数据分析以及视频处理等。

Falcon Computing 公司在 XDF 硅谷推出混合云 GATK 管道的 FPGA 加速
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当Zynq外挂NAND Flash的时候，如何对MTD进行管理，尤其是坏块管理就变得很重要，最常用的当然是应用于Flash的日志型管理系统:传统的JFFS2及其升级版:UBIFS

采用 FPGA 实现深绿 MPP：一个超动力 Greenplum 数据仓库解决方案