Falcon Computing 公司在 XDF 硅谷推出混合云 GATK 管道的 FPGA 加速
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当Zynq外挂NAND Flash的时候，如何对MTD进行管理，尤其是坏块管理就变得很重要，最常用的当然是应用于Flash的日志型管理系统:传统的JFFS2及其升级版:UBIFS

采用 FPGA 实现深绿 MPP：一个超动力 Greenplum 数据仓库解决方案

此文章是我在生成IP Core以后，进行网络搭建时出现的License问题的解决方案，在这里跟大家分享一下，希望对大家又所帮助。

背景：ZynqNet能在xilinx的FPGA上实现deep compression

目的：运行zynqNet的代码。

源码地址：https://github.com/dgschwend/zynqnet

项目程序架构，针对我们的项目，我们需要看懂相应的HLS程序和ARM端的程序。

ARM端的程序以_FIRMWARE为准；FPGA端程序以HLS为准。

1. _TRAINED_MODEL
这部分为训练好的caffe模型与预训练的权重。

首先要说明的是，往zedboard上移植opencv跟我们平时在pc上安装opencv的过程不同。毕竟zedboard是嵌入式平台很多东西都要删减，而且zedboard官方移植的linux不带图形界面，我们要自己在命令行下配置环境

本篇主要介绍物理层WG中的C-PHY。C-PHY基于3-Phase symbol编码技术，通过three-wire trios传输2.28 bits/symbol，其目标速率是2.5Gsymbols/s。C-PHY与D-PHY有许多共同点，C-PHY的绝大部分特性都是从D-PHY改编而来的。C-PHY被设计成能够与D-PHY在同一个IC管脚上共存，从而可以开发出既支持C-PHY又支持D-PHY的双模器件。

由于C-PHY绝大部分特性和D-PHY一样，因此该部分主要通过对比D-PHY进行介绍，同时在某些时候也会对比M-PHY对整个PHY层进行一个全面的对比总结。

本文提出了一种基于CAZAC序列的OFDM时频同步方案，给出了方案各部分的FPGA实现框图和硬件电路实测效果。首先利用时域同步参考符号进行分段相关得出定时估计，然后结合最大似然法进行粗小偏估计，再将同步参考符号和FFT解调变换至频域，利用两个符号中所填充的CAZAC序列的差异性完成整偏估计

欢迎了解 Virtex UltraScale FPGA VCU105 开发套件，该套件可为评估前沿 Virtex UltraScale FPGA 提供一个完美的开发环境。
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本文是我在学习FPGA时学到的相关知识与总结，希望可以帮助同行理解和掌握相关的FPGA知识。可以将本文档当作相应FPGA教程文档UG998的辅助文档学习。

Xilinx原版教程文档参见XilinxDocumentation navigator 中对应UG998：Introduction to FPGA Design with Vivado High-Level Synthesis

了解 UltraScale DSP 架构，及其如何帮助减少设计功耗，以及 UltraScale 时钟架构的功耗减少功能。您还将学会估计 DSP 和时钟的功耗
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基于FPGA的视频图像特征识别和对比

如果你已经有了一个设计并且想将这个设计移植到另一款目标器件上，这篇文章将帮助你确定这种转换所应遵循的步骤。这篇文章不会涉及与原设计完全不同的转换方式，从底层组件来看并非完全不同的。对于这种转换你应该遵循特定的转换指南，比如UltraScale系列转换为Versal系列器件，这篇文章的主题就是这种转换的方法，转换的方式通常是相似的。

当面对一个项目计划时，你最后一次听到“需要多长时间就花多长时间”或者“如果第一次不成功，不要担心，你总能搞定的”这些话大概是什么时候的事？很可能从来就没有过。随着FPGA变得越来越强大，处理的任务范围也越来越广，缩短设计周期并且最小化风险变得前所未有的重要

在viado SDK的程序开发中会出现以下的问题

出现问题的原因可能是

没有添加对应的头文件
<img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017441-58…; alt="">

解决办法：添加对应的头文件 如上图：添加#include”stdlib.h”

背景：ZynqNet能在xilinx的FPGA上实现deep compression。

目的：读懂zynqNet的代码和论文。

<strong>一、网络所需的运算与存储</strong>

1.1 运算操作:
<li>macc：multiply-accumulation，</li>
<li>comp：comparison</li>
<li>add: addition/substraction</li>
<li>div:  division</li>
<li>exp:  expontential</li>

戴姆勒的 Thomas Kaelberer 介绍了 MBUX 车内助手 （MBUX Interior Assistant），这是新款梅赛德斯 GLE 运动型多用途车中首款人工智能解决方案。Xilinx 平台的选择是因为其可针对车辆顶部热约束计算子系统位置提供最佳性能功耗比和最低时延

在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。

在网上看了很多的介绍，基本都是一样的，但是根据这些博客，自己验证了下发现结果和matlab中不一样。

1.配置IP核

用vivado17.2 IP版本为9.0，配置首先配置最大长度为64，时钟为100MHz，将长度可以改变选中，如下图所示：
<center><img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017412-58…; alt=""></center>

本PPT介绍了高效使用云计算来进行 FPGA 设计和性能优化。