2019年世界移动大会已然拉开帷幕，即将商用的第五代移动通信技术(5G)无疑是大会的不二主题。虽然在底层标准、产业链健壮度等方面，5G正在加速走向成熟，但依然面临着一些工程技术问题。由于5G普遍采用了Massive MIMO等增强技术，天线的尺寸与功耗就成为了困扰产业链的难题

本文旨在让无线电工程师熟悉一种现成的多用途软件无线电(COTS SDR)平台，该平台可以缩短5G的开发时间。

本视频将为您详细介绍赛灵思的 Model Composor 工具，这是一款基于模型的全新设计工具，可以支持在 MathWorks Simulink 环境中进行快速设计和仿真算法等操作，并可加速赛灵思器件的部署

BlackLynx 具有优化实现高级异构解决方案的明显运营优势，在提供异构计算解决方案方面处于领先地位。图表说明了在一个架构中包含多种高性能计算功能（GPU 和 FPGA）的综合优势。Xilinx® Alveo™ 数据中心加速器卡和 BlackLynx 技术相结合，可最大化在该网络端点进行图像和视频分析的潜力。

在本视频当中，Tend Insights 向我们展示了其使用运行于亚马逊 EC2 F1 实例上的赛灵思机器学习套件（ML Suite）进行行人、动物检测以及运动姿态检测的超低延迟的流媒体视频方案

赛灵思公司与三星电子有限公司今天宣布加深合作，携手在韩国完成全球首例 5G 新无线电 (NR) 商用部署，2019 年起将陆续在全球其他国家展开部署。

本视频演示了运行在赛灵思 Zynq UltraScale+ MPSoC ZU11 性能板上的 ZF ProAI Gen3 平台。该平台是 ZF （采埃孚公司）与赛灵思联合开发。赛灵思处理器为 ZF 平台带来了低延迟、高性能的 AI 计算

本视频演示了 Algo-Logic 公司基于 UltraScale+ 架构实现的 KVS （Key-Value Store）为内存中的对象存储提供创纪录的低延迟和高吞吐性能，实现传感器融合，实时分析和扩展机器学习

关于DDR3的基本知识在这里我就不详细说了，只有在相关的地方会提上一嘴。本教程的目的只是教会大家如何使用MIG控制器，大家一定不要觉得MIG控制器有多难，其实很简单的，跟着我在心里默念“MIG就像BRAM一样简单”。确实哈，当你回过头来看，MIG控制器的使用基本和BRAM的使用方法很像

Xilinx 7系列FPGA全系内置了一个ADC，称呼为XADC。这个XADC，内部是两个1mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。XADC内部可以直接获取芯片结温和FPGA的若干供电电压（7系列不包括VCCO），用于监控FPGA内部状况

NOR闪存已作为FPGA（现场可编程门列阵）的配置器件被广泛部署。其为FPGA带来的低延迟和高数据吞吐量特性使得FPGA在工业、通信和汽车ADAS（高级驾驶辅助系统）等应用中得到广泛采用。汽车场景中摄像头系统的快速启动时间要求就是很好的一个例子——车辆启动后后视图像在仪表板显示屏上的显示速度是最为突出的设计挑战

赛灵思公司今天宣布其屡获殊荣的Zynq® UltraScale+™ 射频（RF）片上系统（SoC）产品系列再添新品，具有更高射频（RF）性能及更强可扩展能力。新一代器件建立在 Zynq UltraScale + RFSoC 基础产品系列在多个市场的成功之上，可支持6GHz 以下所有频段，从而满足新一代 5G 部署的关键需求

想要自己学习MIG控制器已经很久了，刚开始学习的时候也是在网上到处搜索MIG控制器的资料，深知学习过程的不容易。因此本系列的教程一定会详细的写出关于MIG控制器的相关知识，方便大家一起学习。有问题的朋友可以在下方留言，一起学习和讨论。

江苏微锐超算科技有限公司 技术副总权建校分享面向基因组数据的FPGA超算

在Vivado中进行HDL代码设计，不仅需要描述数字逻辑电路中的常用功能，还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种

爱立信无线电系统管理负责人 Hannes Medelius 介绍了设计下一代 5G 无线电的挑战以及使用 Xilinx 自适应平台的优势。
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本文档重点探讨vivado HLS软件的使用，描述如何将相应的c程序用HLS转换为硬件可以实现的IPcore。

在远程更新的时候，有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候，只更新一个镜像，另一个镜像在部署之前就测试过没问题并不再更新。当更新出错时，通过不被更新的镜像进行一些操作，可以将更新失败的数据重新写入Flash。这样即使更新出错，也能保证设计至少可以被远程恢复。本文对Xilinx 7系列的Multiboot做一些简单介绍。

初识Python语言，觉得python满足了我上学时候对编程语言的所有要求。python语言的高效编程技巧让我们这些大学曾经苦逼学了四年c或者c++的人，兴奋的不行不行的，终于解脱了。高级语言，如果做不到这样，还扯啥高级呢？

FPGA开发过程中是免不了要用到移位寄存器的，传统的移位寄存器是通过寄存器（或者叫触发器）实现的，占用的是FPGA内部的逻辑资源，当要移位的次数过多时，自然会耗费更多资源。但是如果用LUT（look up table）查找表实现的话就很轻松了