莱迪思半导体今日宣布其莱迪思Avant™ FPGA平台荣获2024年SEAL奖。

此教程介绍一种通过双通道DMA，采用PingPong传输的方式，以提高实时数据的处理能力，减小对硬件资源的依赖。

通过阅读本文，可以快速掌握Modelsim的常用调试操作。

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

AXI4协议广泛应用于FPGA和ASIC设计中，特别是在需要高速数据传输和复杂系统架构的场合，比如DDR、PCIE、音视频处理IP等等，对于FPGA开发者需要熟练掌握这套协议。

本参考设计基于ZYNQ开发板， 使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看

Optiver 通过包括 EPYC CPU、Solarflare 以太网适配器、Virtex FPGA 和 Alveo 加速卡在内的高性能 AMD 解决方案搭建其业务基础

开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。

本文系摘录自《RFSoC SDR Book》第四章——DSP Fundamentals，略有改动。下面将介绍采样（Sampling）的基本概念

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

当使用ram时，width是960bit，depth是16bit，只有15Kb大小， 为什么占用了很多个BRAM？

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

在使用Vivado进行FPGA设计时，大家是否会遇到中文注释显示乱码的问题，而且在乱码时修改代码，导致文件注释更乱了，且恢复不了，那么如何解决呢？

2024年5月1日，PCI-SIG宣布发布 CopprLink™ 内部和外部电缆规范。CopprLink Cable 规范提供 32.0 和 64.0 GT/s 的信号传输速率

广东高云半导体科技股份有限公司与香港理工大学电气电子信息学院在港达成框架的合作意向，旨在深化双方在FPGA教育应用、电动汽车、电网传输以及智能电网等领域的合作。

AMD公布2024年第一季度营业额达55亿美元，毛利率为47%，经营收入3600万美元，净收入1.23亿美元，摊薄后每股收益为0.07美元